JPS6361187B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はマイクロプロセツサ制御を有する印字
システム、より詳細に言うと、印字システムにお
いて、マイクロプロセツサを用いてキヤリツジの
駆動を制御する装置に関する。

背景技術 印字システムに用いられる本発明のキヤリツジ
駆動制御装置は、上位（ホスト）プロセツサと相
互接続され、ホスト・プロセツサからのコマンド
及び印字データ信号に応答して、印刷媒体上に印
字をするための印字機能及び非印字機能を遂行す
るライン・プリンタに関係がある。従来の印字機
の制御はホスト・プロセツサに大きく頼つてい
た。マイクロプロセツサの出現により、ホスト・
プロセツサを自由にして、他のデータ処理機能を
行うようにする、より局所的な制御が得られるよ
うになつた。また、ホスト・プロセツサとインタ
ーフエースするマイクロプロセツサ、または同様
な制御装置からの幾分局所的な印字制御を実現す
ることも知られている。このような局所制御用プ
ロセツサは非常に限定された制御能力しか持た
ず、また、高速で印字すること、活字セツトに交
換を可能とすること、エラー検出や診断を行うこ
となどに付随する制御機能のすべてを実現するに
は、局所制御用プロセツサを異常に大きくする必
要があつた。活字ベルト技術を利用したライン・
プリンタの場合には特にそうであつた。

本発明に関連する印字機制御システムは、印字
操作及び非印字操作を共に含む、例えばベルト式
印字機動作、即ちプリンタ機能のすべての操作を
制御し、夫々独立して動作する２つのマイクロプ
ロセツサを含んでいる。一方のマイクロプロセツ
サは、ホスト・プロセツサとの通信及びベルト式
プリンタ機能の非印字操作の制御を行ない、１つ
の母線構造によつてホスト・プロセツサ及びプリ
ンタ機構の非印字装置を動作する各種の制御装置
に接続されている。他方のマイクロプロセツサ
は、印字情報を印字しプリンタ機構の印字装置を
制御するために用いられる印字アルゴリズムを作
成するものである。これらのマイクロプロセツサ
は、両方とも多重レベルを有する優先割込システ
ムに基づいて動作する。なお、このプリンタ・シ
ステムに関しては特願昭55−179131号（特公昭60
−49956）に記載がある。

上述したように、本発明が関連する印字制御シ
ステムは独立した２つのマイクロプロセツサを使
つた制御装置を含んでいる。他方のマイクロプロ
セツサは印字とその制御を行つているのに対し
て、一方のマイクロプロセツサはキヤリツジ駆
動、リボン駆動など他の非印字装置の制御を行つ
ている。非印字装置は、非印字装置の全く別個の
異なつた動作パターンに従つたプログラム可能な
動作をするインターフエース、即ち制御装置を介
して、マイクロプロセツサによつて制御される。
マイクロプロセツサと、プリンタ制御システムの
非印字装置及び他の動作装置との間のコミニユケ
ーシヨンは、割当てられた割込レベルを有する各
装置の割込によつて行われる。通常、マイクロプ
ロセツサは、制御要求を処理するための優先度を
より高いレベルの割込に与えている。然しなが
ら、より低いレベルの或る種の機能は、より高い
レベルの機能がマイクロプロセツサの制御を再度
獲得する前に、低いレベルのすべての動作を完了
しなければならない。そのような状態はリボン送
りを逆転するときに起きることがある。そのよう
な場合、逆転制御が開始されるまで、リボン駆動
割込はマイクロプロセツサを先取り（preempt）
する。このような場合、低いレベルの機能が高い
レベルの機能を妨害することがあり、より高いレ
ベルの装置の必要とする条件が満たされず、その
結果、より高いレベルの装置に誤動作を生ずる事
になる。

本発明の目的は、この問題を解決するために、
マイクロプロセツサで動作されるキヤリツジの制
御装置を提供することにある。

発明の概要 本発明の装置は、プログラマブル・タイマ、即
ちプログラム記憶式タイマと、ステツプ・モータ
のような駆動手段とインターフエースを形成する
アダプタとで構成されている。その駆動手段には
フイードバツク・パルスを発生するエミツタが設
けられており、このフイードバツク・パルスは、
駆動手段の動作を制御し且つ監視するアダプタか
らの割込によつて、マイクロプロセツサに転送さ
れる。本発明に従つて、マイクロプロセツサによ
つて制御され、且つフイードバツク・パルスを計
数するカウンタが設けられる。また、マイクロプ
ロセツサとは無関係に独立してフイードバツク・
パルスを計数する他の制御カウンタが設けられ
る。他の装置からの割込によつて、マイクロプロ
セツサがフイードバツク・パルスを受け取り損な
つたか否かを検出するために、駆動手段の動作中
に、上述の２つのカウンタの計数値を周期的に比
較する。この周期的な比較は駆動手段の加数、減
速及び速度動作に関連されたENDルーチンの１
部として行われるのが好ましい。フイードバツ
ク・パルスが失われた場合、マイクロプロセツサ
は、駆動手段の制御を更に続行する前に、ループ
（LOOP）ルーチンに入つて、フイードバツク・
パルスを計数するカウンタの計数値を補正する。

従つて、本発明の制御装置は、実時間で動作す
ることが出来、且つ印刷媒体を送るためのキヤリ
ツジ駆動の操作の正確さに影響を与えることなく
閉ループ・モードで、プリンタのキヤリツジ駆動
の制御を与えることが出来る。

印字システムの制御構成 第１図及び第２図に示されるように、本発明に
従つた印字システムの制御装置は、アドレス・バ
ス１１及びデータ・バス１２を介して、プログラ
ム記憶式タイマ（programmable timer）PTM
１及びPTM２と、周辺インターフエース・アダ
プタPIAと、データ通信アダプタDCA１３とに
接続されるマイクロプロセツサ・ユニツト、
MPU１０を含む。アドレス及びデータ・バス１
１及び１２はまた、MPU１０を読み取り専用メ
モリROS１４に接続し、ROS１４はランダム・
アクセス・メモリ、RAM１５に貯蔵されるべき
印刷及び制御データを含む、ホスト・システムか
ら受け取りMPU１０によつて遂行される全ての
処理手続きマイクロコードを貯えている。MPU
１０はデータを記憶しまたは取り出すために、ア
ドレス・セレクタ１６及びアドレス・バスを介し
てRAM１５をアクセスする。データはトリ・ス
テイト装置１９を通つてデータ・バス１２に接続
されたデータ・バス１８上のRAM１５から取り
出される。DCA１３、RAM１５、PTM１、
PTM２、PTA及び他の入出力装置を選択的にア
クセスするMPU１０のために、種々のゲート
CHIP−SEL（チツプ選択）パルスを発生する
MPUデコード２０もまたアドレス・バス１１に
接続されている。

プログラム記憶式タイマ、PTM１はバス２１
によりキヤリツジ制御回路に接続される。第２図
に示されるように、キヤリツジ制御回路はステツ
プ・モータ２５の位相駆動器２４に接続された位
相シーケンサ２３を含む制御論理回路２２から成
る。キヤリツジ制御はステツプ・モータ２５のた
めのペデスタル駆動器２６をも含む。ステツプ・
モータ２５に接続されたエミツタ２７はステツ
プ・モータの回転により公知の態様でフイードバ
ツク・パルス、FBを発生する。第２図に示され
るように、フイードバツク・パルスFBはシステ
ムで使用するため制御論理回路２２を通つて
MPUへ送られる。

プログラム記憶式タイマPTM２はバス２８に
よつて右回転及び左回転ステツプ・モータを制御
するリボン駆動器と、リボン駆動デコード装置と
から成るリボン制御（図示せず）に接続される。
PTM２は、印字リボンを左右の２方向に移動す
るために、位相及びペデスタル信号をモータに与
えるリボン歩進信号及びリボン駆動信号をリボン
駆動デコード装置に供給する。周辺インターフエ
ース・アダプタ、PIAはMPU１０によつて制御
され、ペーパ・クランプなどの機構ばかりでなく
キヤリツジ及びリボン駆動器にも制御信号を送り
且つそれから信号を受け取る。バス２９はその目
的のために制御線及びフイードバツク線を含む。
第２図のブロツク図を参照すると、キヤリツジ制
御及びクランプ動作に関する信号のみが示されて
いる。印字中にペーパを固定するために、クラン
プ信号が制御論理２２を通つてペーパ・クランプ
駆動器、PCL３０と、ペーパ・クランプ・コイ
ル３１に送られる（ペーパ・クランパは印字機構
付近に設けられており、印刷媒体を物理的に押え
付けて印刷媒体を静止させるものである）。ステ
ツプ・モータ２５はMPU１０の指示及び制御の
下で制御論理回路２２を通つて送られるPTM１
及びPIAからの制御信号の組合せによつて動作さ
れる。

このプリンタ制御システムはまた、キヤリツジ
制御からの制御信号を、データ・バス１８を介し
てPIAからMPU１０へゲートするTSDフアンネ
ル４１を含んでおり、これはMPU１０によつて
アドレスされる。

キヤリツジ駆動制御装置の構成 上述したように、キヤリツジ駆動制御装置は
MPU１０と、PTM１と、PIAの一部と、関連す
る論理回路との組合せである。基本的には、
PTM１は３つのタイマ１／１，１／２及び１／
３（図面では夫々タイマ１，２，３ともいう）か
ら成つている（第２図）。PTM１はまた、タイマ
をセツトするために、MPU１０からの命令、即
ちコマンド及びアドレスをデコードするための制
御論理回路を含む。各タイマは、MPU１０から
のコマンドによつて、選択された時間の後にタイ
ミング・パルスを発生するか、或はキヤリツジ駆
動の動作を調時するようセツトすることが出来
る。タイマは基本的にはシステム・クロツクから
のタイミング・パルスを計数するカウンタであ
る。或るタイミング動作の終りにおけるタイマに
よる割込要求IRQ３はキヤリツジ駆動制御装置に
使われる種々のルーチン（手続き）を遂行するた
めに、MPU１０に送られる。夫々のタイマは実
質的には「モトロラ・マイクロコンピユータ・デ
ータ・ライブラリ」と題するモトロラの刊行物の
１〜107頁に記載されているモトロラMC6840の
如きプログラム記憶式タイマの１つである。

第３図に示されたキヤリツジ駆動制御装置の素
子及びそれ等の機能は次のように分類される。

ａ 「タイマ１／１」。ペーパ・クランプを滅勢
するための４ミリ秒を計時する。１モータ歩進
パルス３３（第４図）及び第１モータ停止パル
ス３４をNORゲート５０で発生させるため、
出力端子０１に信号を出力する。

ｂ 「タイマ１／２」。キヤリツジの定常速度ま
での加速時間をチエツクし、且つ第２モータ停
止パルス３５（出力端子０２を経てNORゲー
ト５０へ）を発生する。

ｃ 「タイマ１／３」。キヤリツジの振動及びロ
ツクによつて起こるフイードバツク・エラーを
防ぐためにタイマ１／１からの第１モータ歩進
信号の出力後、１ミリ秒の間モータ・フイード
バツク・パルスを阻子する。その回路は出力端
子０３からインバータ、Ｉ５１を通つてAND
ゲート５２を通る回路である。このタイマはま
た、モータが定常速度に達するまでのキヤリツ
ジの遅れ過ぎ、及び８ミリ秒のペーパ・クラン
プのタイミングをチエツクし且つキヤリツジが
停止するときに、減速のチエツクを行う。

ｄ 「PIA」。モータからのフイードバツク出力、
即ちFBパルスを受け取つて、キヤリツジ運動
の間で、MPU１０にFBパルスを計数させる制
御論理回路２２を動作するために、制御信号を
発生する。MPU１０からPIAへのコマンドに
よりセツトされる制御線は、 (i) 「−クランプ」信号のための線PB４。こ
の線上の信号３６（第４図）は印字媒体を固
定したり緩めたりするためのペーパ・クラン
プ・コイル３１を動作するようDCL駆動器
３０をオン或はオフにする。

(ii) 「−PED」信号のための線PB６。この信
号３７（第４図）は、制御論理２２を介して
ペデスタル駆動器２６を付勢する。

(iii) 「停止遅延」信号のための線PB７。この
信号３８（第４図）は、遂行されるべきモー
タ歩進の数が４の倍数でない時、減速の間
で、タイマ１／１及び１／２からのモータ停
止パルスのタイミング（調時）を補正するた
めに、制御論理回路で遅延するのに使用され
る。

(iv) 「−ゲート・フイードバツク（FB）」信号
のための線PB５。インバータ、Ｉ５３へ印
加されるこの信号３９（第４図）は、FBパ
ルス４０をANDゲート５２からANDゲート
５５を通つてNORゲート５０にゲートする
のに使われる。

PIAはANDゲート５２を通つたFBパルス
の入力端子CB１で受け取る。PIAはフイー
ドバツク信号を解読し且つMPU１０へレベ
ル２の割込信号IRQ２を発生する。PIAの更
に詳細な構造及び動作は上述したモテロラの
刊行物の１乃至90頁にある周辺インターフエ
ース・アダプタMC6821を参照されたい。

ｅ 「カウンタ５７」。これはフイードバツク・
パルス、FBを計数することによつてキヤリツ
ジ動作を追跡するセツト可能な２進カウンタで
あつて、加速や、速度のチエツクとか、停止機
能を制御する目的で、PTM１（第２図）のタ
イマ１／１，１／２及び１／３へのリセツトパ
ルス１，２及び３をゲートするのに使わ
れる。フイードバツク・パルス、即ち、FBパ
ルスはANDゲート５２からインバータ、Ｉ５
８を経てカウンタ５７の入力Ａに与えられる。
カウンタ５７は入力Ｒ１及びＲ２に印加される
信号によつて２或は４の数でリセツトされう
る。PIAの線PB４からカウンタ入力Ｒ１への
−クランプ信号は、ペーパ・クランプが緩めら
れず且つペデスタルが滅勢しているとき、カウ
ンタ５７を非動作にする。NORゲート６０及
びインバータＩ５９からの入力Ｒ２の信号はカ
ウンタ５７の出力を４以上の数にならないよう
にする。NORゲート６０は、ANDゲート６１
からの入力を持ち、そのANDゲート６１はカ
ウンタ５７の出力QBと、QAに接続されたイ
ンバータＩ６２と、PIAからの線PB７上の停
止遅延信号を受け取るインバータＩ５４とに接
続される。NORゲート６０はまたPIAの線PB
６からの−PED信号及びカウンタ５７の出力
QCからの出力を受け取る。

上述したように、タイマ１／１及び１／２は
停止パルスをキヤリツジ駆動に与えるために動
作する。一定の時間間隔後に、タイマ１／１は
ANDゲート６４からインバータＩ６３を通つ
て１に信号を受け取ると、第１停止信号３４
を与える。ANDゲート６４の２つの入力はカ
ウンタ５７のQAからの出力と、インバータＩ
６５を経たカウンタ５７のQBの出力とであ
る。ANDゲート６４の第３の入力は、インバ
ータＩ５４に接続されているトリガ６７の出力
と、インバータＩ６８の出力とを入力とする
ORゲート６６の出力である。トリガ６７は線
PB７上のPIAからの停止遅延信号３８によつ
て、インバータＩ５４を介してセツトされる。
トリガ６７はカウンタ６７の出力QB（数２）
からの信号によつてスイツチ・オンされる。

タイマ１／２は、ORゲート７０とインバー
タＩ６９を通るゲート信号２が印加された
後、一定時間を経過すると、第２停止パルス３
５を送る。ORゲート７０の第１入力は、カウ
ンタ５７のQA及びQB（数３）出力からの入力
結線と、PIAの線PB５からの入力結線とを有
するANDゲート７１の出力である。ORゲート
７０の第２入力は、PIAの線PB５からインバ
ータＩ５３を通る出力と、カウンタ５７の出力
QC（数４）からの出力とを入力とするANDゲ
ート７２の出力である。

タイマ１／３は、カウンタ５７のQC（数４）
からの入力及びPIAのPB４からインバータＩ
７５を通る入力とを有するORゲート７４から
の出力がインバータＩ７３を通つて接続された
ゲート信号３が印加される。この回路配列は
所定の減速、ペーパ・クランプに関連した速度
チエツク、その他の動作をタイマ１／３に遂行
させる。

ｆ 「トリ・ステイト・フアンネル４１」（TSD
フアンネル）。これは印刷媒体の終端を知らせ
るスイツチ等の如き種々の入出力装置の状態を
読み取る為のMPU１０へのインターフエース
を与える。この装置はまた、MPU１０によつ
てRAM１５のFBパルス・カウンタに貯蔵さ
れたFBパルスの数と比較するためにMPU１０
からのコマンドでカウンタ５７の状態の情報も
与える。アドレスされた時、TSDフアンネル
４１はMPU１０からのコマンドに基づいて２
進カウンタ５７の状態を見る。具体的には、ト
リ・ステイト・フアンネルはFBパルスを受け
取り損ねたか否か、即ち他のより高いレベルの
割込を処理している期間中にMPU１０によつ
てFBパルスが見逃されたか否かを決めるため
に２進カウンタ５７の出力QAの状態を読み取
る。

キヤリツジ制御装置の動作 キヤリツジ駆動動作は、フオーム（印刷媒体）
の移動を表示するレベル２プログラム割込要求、
PIRRを受け取つたMPU１０によつて開始され
る。そのような割込要求は第２のマイクロプロセ
ツサ（図示せず）を含んで種々の源から生じる。
この割込によつて、MPU１０はPTM１（第２
図）のタイマチエツクで始まる第５図に示された
ENTERルーチンへ進む。どのタイマも付勢され
ていないから、MPU１０は直ちに第６図の
BEGIN（開始）ルーチンに分岐する。

BEGINルーチンに入ると、MPU１０は先ずペ
ーパ・クランプをオフにする。これは、PIAのコ
マンドにより行われ、コマンドをうけたPIAは線
PB４のクランプ信号３６（第４図）を降下し、
クランプ信号３６の降下によつてPCL駆動器３
０はペーパ・コイル３１を滅勢する。MPU１０
は４ミリ秒の時間切れ（タイムアウト）を始める
ようタイマ１／１（１）をセツトする。この時間
間隔はクランプを解放させて、ペーパの固定を緩
める。この動作はカウンタを設定するPTM１へ
のコマンドによつて行われ、コマンドを受け取つ
たPTM１はシステム・クロツクからカウンタへ、
線３２（第３図）上のタイミング・パルスをゲー
トする。

MPU１０はRAM１５のMCBに前もつて貯蔵
されていたフオームの移動量、即ちFMQ及び毎
インチ当りのライン数、即ちLPIデータを処理し
且つフオームの移動に必要なフイードバツク・パ
ルスの数を計算し、そして、RAM１５中のレジ
スタにラインの数及び１ライン当りのパルスを表
す数値を貯蔵する。もしFMQによつて表された
フオームの移動が１ラインのスペースより大きけ
れば、MPU１０は先ずFMQから１を減少し、そ
してその残りの数値をRAMレジスタのライン・
カウンタに貯蔵する。MPU１０は第７図乃至第
１０図に示したループ・ルーチンの１部である第
１０図のENDルーチンに分岐する。

第１０図に示したようにENDルーチンにおい
て、MPU１０は、最終停止パルスを現在、待機
中であるか否かをチエツクする。移動が未だ開始
していないのでMPU１０は直ちにプログラム割
込要求PIRRレベル２をリセツトするよう動作し
且つ次の割込要求を待つ。

次の割込要求は、タイマ１／１が４ミリ秒の時
間切れ（タイム・アウト）した時に起こり、そし
てIRQ３の割込をMPU１０に送る。この割込は、
MPU１０によつてフオーム移動の割込要求とし
て認識され、MPU１０はENTERルーチン（第
５図）へ進む。このとき、MPU１０はタイマを
再びチエツクし、そしてYesの信号を受け取る。
若し誤りがないならば、MPU１０はペデスタル
及びゲート・フイードバツクを設定するよう動作
する。この２つの動作はPIAへ送られるコマンド
によつて行われ、このコマンドを受けたPIAはペ
デスタル（PED）信号３７及びゲート・フイー
ドバツク信号３９（第４図）をオンにする。ペデ
スタル信号３７は制御論理２２を通つてステツ
プ・モータ２５のペデスタル駆動器２６に送られ
る。

MPU１０は１インチ当りのライン数が８であ
るか否か、及びフオームの移動量が１行であるか
否かをチエツクし、そして若し移動量が１行の間
隔、即ち１ラインのスペースならば適正な停止を
保証するために停止遅延をセツトする。これは、
MPUからPIAへコマンドを与えることによつて
行われ、コマンドを受けたPIAは第４図に示され
たような停止遅延信号３８を発生する。MPU１
０からのコマンドにより、ゲート・フイードバツ
ク・パルス信号によつて割込要求をPIAに発生さ
せる。換言すれば、PIAが入力端子CB１にFBパ
ルスを受け取つたとき、マイクロプロセツサから
のコマンドによつて、PIAが割込要求信号、IRQ
２を発生するのを可能にする。これはゲート・フ
イードバツクが滅勢される迄、閉ループ・モード
の動作を設定する。FBパルス割込要求信号、
IRQ２がMPU１０で受け取られた時、その様な
割込要求はレベル２の割込要求（PIRRの割込で
はなく、第３図のPIAによる割込である）として
認知されて、第８図から始まるループ・ルーチン
に分岐することになる。

タイマ１／１の４ミリ秒の時間切れの割込要求
を発生した後に、MPU１０は、第１モータ歩進
パルスを送り、そして１ミリ秒の間PIAへのFB
パルスを阻止し且つ加速チエツクを開始するよう
進行する。第１モータ歩進パルスはPTM１へコ
マンドを与えることによつて発生され、コマンド
を受け取つたPTM１はタイマ１／１の端子０１
において、NORゲート５０を通る第１モータ歩
進パルス３３を発生する。この第１モータ歩進パ
ルスはステツプ・モータ２５の位相巻線を制御す
る。

MPU１０は、PTM１へコマンドを送ることに
より、FBパルスがPIAへ入力されるのを１ミル
秒間阻止する。これは、コマンドによりPTM１
がタイマ１／３のカウンタをセツトし、そして第
３図の端子０３において、ANDゲート５２へ印
加する阻止信号を発生することによつて行われ
る。

MPU１０は、PTM１へ加速チエツク開始のコ
マンドを送り、PTM１は６ミリ秒カウント期間
の間のタイマ１／２のカウンタをセツトする。こ
れ等すべてを実行したMPU１０はENDルーチン
に分岐して、PIRRレベル２を直ちにリセツトす
るよう進行し、そして次の割込要求に対して待機
する。

第１モータ歩進パルス３３を発生した後のタイ
マ１／１も、１ミリ秒の時間切れ後のタイマ１／
３も割込要求を発生しない。MPU１０は、阻止
期間後にCB１に印加される第1FBパルスに応答
してPIAから生ずる次の割込を受け取ることにな
る。このフイードバツク要求IRQ２を受け取る
と、MPU１０はPIAの割込要求ゲートをリセツ
トし、そして第８図に始まるループ・ルーチンを
開始する。ループ・ルーチンに入ると、MPU１
０はRAM１５のフイードバツク・パルス・カウ
ンタを逓減し、そしてループ・ルーチンに示され
るような種々の動作を遂行する。このルーチンの
遂行中において、若し加速が適正に行われている
ならば、MPU１０はタイマ１／２の時間切れの
前に第2FBパルスを受け取つている。MPU１０
は、RAM１５のライン・カウンタ及びフイード
バツク・パルス・カウンタの状態をチエツクする
ことによつて第２フイードバツク・パルスが生じ
たか否かを決定し、そして第２フイードバツク・
パルスの発生により第８図の８０に示される如く
タイマ２を滅勢（無能化）し、これにより加速チ
エツクを終了し且つタイマ１／２によるIRQ３の
発生を阻止する。MPU１０はRAM中のフオー
ム移動量FMQカウンタをチエツクし、そのカウ
ンタが２より大きいかどうかを検出する。若し２
よりも大きければ、MPUは速度チエツクを遂行
するようにタイマ１／２及び１／３をセツトする
よう進行する。若しMPU１０によつて滅勢され
なかつた６ミリ秒の時間切れ後に、タイマ１／２
が割込要求を発生したとすると、MPU１０はル
ープ・ルーチンのその上の処理を止めて、タイマ
が再度チエツクされるENTERルーチンに進む。
この場合、割込要求は予定以外の割込なので、タ
イマ２のチエツクはエラーを表示し、そして
MPU１０はキヤリツジを停止し、エラーをフラ
グする。

ループ・ルーチンが始まつて、ステツプ・モー
タの加速中にエラーがなければ、MPU１０は
RAM１５のカウント・ダウンされるフイードバ
ツク・カウント・レジスタの状態を連続して監視
する。フイードバツク・パルスの計数が第９図の
８１で示される様に６より小さくなつた時、
MPU１０は減速を始めるための第１停止パルス
を発生するようタイマ１／１を付勢（能動化）す
る。これは、PTM１へ与えるコマンドによつて
行われ、PTM１は、第３図に示されたように、
カウンタ５７出力QA及びQBから出てANDゲー
ト６４を通る１（第４図のライン１のタイー
ド・バツク・パルス３のタイミング）が発生され
た後、1.8ミリ秒の間システム・パルスを計数す
る。MPU１０がフイードバツク・パルス・カウ
ンタをチエツクして、その数値が５よりも小さい
ことを検知すると、MPUは、PIAへコマンドを
送つて、PIAがペーパ・クランプ信号３６を上昇
させて８ミリ秒の時間切れをセツトし（タイマ３
によりセツトされる）、そして停止遅延をリセツ
トする。RAMレジスタ中のフイードバツク・パ
ルス数が４より小さくなると、MPU１０は閉ル
ープ動作を終了するためにPIAへのゲート・フイ
ードバツクを滅勢（非能動化）して、第２停止パ
ルス３５を発生するため、２がカウンタ５７か
らANDゲート７１を通つて発生された後に、2.2
ミリ秒の間、クロツク・パルスを計数するようタ
イマ１／２をセツトする。MPU１０はPIAゲー
トCB２を能動化（付勢）し且つ最終停止パルス
に対してCB１を非能動化（滅勢）するENDルー
チンへ進む。最終停止パルス３５が送られた時、
MPU１０は１ミリ秒のペデスタル・デテントの
ためにタイマ２を付勢する。次に、MPU１０は
フイードバツク・パルスの喪失をチエツクする。
若しフイードバツク・パルスの喪失がなければ、
MPU１０はプログラム割込要求PIRRレベル２
をリセツトして、１ミリ秒の時間切れ後にタイマ
２からの割込を待つ。タイマ２からの１ミリ秒の
タイム・アウトを受け取ると、MPU１０はタイ
マ３の割込によつて、クランプ・ルーチンへ分岐
するためENTERルーチンへ進む。

第１０図に示したように、クランプ・ルーチン
において、MPU１０の８ミリ秒のペーパ・クラ
ンプ・タイム完了のフラグをセツトし、そしてキ
ヤリツジの動作をチエツクし、キヤリツジが動作
していれば、２ミリ秒の減速チエツク・タイマを
付勢（能動化）する。これは２ミリ秒の時間間隔
の間、クロツク・パルスをゲートするようタイマ
１／３をセツトすることによつて行われる。これ
はキヤリツジが完全に停止するのに最大10ミリ秒
を必要とすることに合致する。この時間間隔の経
過後のタイマ３からの割込は、ENTERルーチン
中のエラーを表示して、キヤリツジを停止し且つ
エラーをフラグする。次に、MPU１０はENDル
ーチンに進み、そして若しパルスの喪失が検知さ
れなかつたならば、PIRRレベル２をリセツトす
る。

１ミリ秒のペデスタル・デテントの時間切れの
終りにおいて、タイマ２はIRQ３割込を発生し、
タイマをチエツクし、そして第７図のPEDルー
チンへ分岐するよう進行する。

PEDルーチンにおいて、MPU１０はモータ・
ペデスタルをリセツトし、そして８ミリ秒のクラ
ンプ・タイム完了をチエツクする。キヤリツジの
動作が完了すれば、MPU１０はEOP（end of
page）チエツクを遂行し、次にレベル４のPIRR
をセツトし、且つレベル２のPIRRをリセツトす
るために、キヤリツジの動作完了を表示するフラ
グをセツトする。若しキヤリツジ駆動が最終ライ
ンを除く全てのラインを移動したならば、MPU
はフオーム移動量を１にセツトし、それから前に
述べたと同様に、１つのライン・スペースでフオ
ームの移動を開始するBEGIN（開始）ルーチンへ
分岐する。最終ラインに対するENDルーチンは
上述した処理と同じである。

あらゆる場合、ENDルーチンは、フイードバ
ツク・パルスの喪失のチエツクを含む事は注意を
要する。MPUがPIAからフイードバツク・パル
スの受け取りを完了してしまつたが、そのより高
い優先度の割込、または先取性のより低い優先度
の割込のために、MPU１０がRAM中のフイー
ドバツク・パルス・カウンタを逓減しないことが
起る可能性がある。そのようなことが生じた場
合、MPU１０はループ・ルーチンに分岐して、
全ての未決定の割込要求を処理する。基本的に言
えば、喪失したフイードバツク・パルスを補正す
るためのルーチンは、第３図に示されたカウンタ
５７によりRAMのフイードバツク・カウンタを
チエツクして、喪失したフイードバツク・パルス
を訂正するために、RAMのカウンタを逓減する
ことである。ENDルーチンにおいて、フイード
バツク・パルス・カウンタは、第２のフイードバ
ツク・パルスが失われたか否かを決定するため
に、バイナリ・カウンタ５７と再度比較される。
フイードバツク・カウンタを減少することにより
エラーを訂正したならば、MPU１０はPIRRの
レベル２をリセツトする。若し１以上のフイード
バツク・パルスが失われたとしても、MPU１０
は依然として失われたフイードバツク・パルスを
検出して、ループ・ルーチンへ分岐して未決定の
IRQを処理し、そして、その処理時間中で、
RAMのフイードバツク・パルス・カウンタは失
われた第２のフイードバツク・パルスを訂正する
ためさらに計数値を減少される。

MPU１０は、その通常の処理ルーチンに従つ
てキヤリツジ制御の監視をしないにも拘らず、妨
害されることなくキヤリツジ制御が行われる。

【図面の簡単な説明】

第１図はマイクロプロセツサで制御された印字
システムの部分概略図、第２図は第１図のキヤリ
ツジ制御部分の概略図、第３図は第２図のキヤリ
ツジ制御論理部分の細部を示す回路図、第４図は
キヤリツジ駆動制御のための制御システムで使わ
れる種々の制御信号を示すタイミング図、第５図
はマイクロプロセツサのためのENTERルーチン
を示す流れ線図、第６図はBEGINルーチンを示
す流れ線図、第７図はPEDルーチンを示す流れ
線図、第８図、第９図及び第１０図はループ・ル
ーチンを示す流れ線図である。 １０……マイクロプロセツサ、２２……キヤリ
ツジ制御論理回路、２５……ステツプ・モータ、
２７……エミツタ、PTM１，PTM２……プログ
ラム可能タイマ、PIA……周辺インターフエー
ス・アダプタ、FB……フイードバツク・パルス。

Claims (1)

1. 【特許請求の範囲】 １ 駆動手段を有し且つ１以上のラインスペース
   の増分で印字媒体を移動するキヤリツジ駆動装置
   を含む複数個の非印字装置と、上記駆動手段の動
   作中に、フイードバツク・パルスを発生する、上
   記駆動手段と関連したエミツタとで構成する印字
   機構を持つ印字システムにおいて、 プログラム可能なインターフエース装置を含む
   上記駆動手段に対する制御手段と、 上記インターフエース装置は上記駆動手段に対
   して種々の制御信号を発生するためのプログラム
   可能制御アダプタと、上記印刷媒体を移動するた
   めに、上記駆動手段の種々の動作を調時するため
   のプログラム記憶式タイマとを含むことと、 上記プログラム可能制御アダプタ及び上記プロ
   グラム記憶式タイマは上記調時動作及び上記フイ
   ードバツク・パルスと関連してプロセツサの割込
   要求を発生するために動作することと、 上記プログラム記憶式タイマからの上記割込要
   求及び上記フイードバツク・パルスに応答して、
   上記プログラム可能制御アダプタ及び上記プログ
   ラム記憶式タイマを介して、上記駆動手段をプロ
   グラム的に制御するマイクロプロセツサと、 上記マイクロプロセツサは、上記駆動手段の動
   作中、上記プリンタ・システム中の他の装置から
   の割込要求に応答することに加えて、上記駆動手
   段の制御に対して、上記マイクロプロセツサを先
   取りする割込要求にも応答することと、 上記マイクロプロセツサが喪失したフイードバ
   ツク・パルスを検出することによつて、未決定の
   割込要求を処理する手段と、 から成るキヤリツジの制御装置。