JPS6361676B2

JPS6361676B2 -

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Publication number: JPS6361676B2
Application number: JP55117086A
Authority: JP
Priority date: 1980-08-27
Filing date: 1980-08-27
Publication date: 1988-11-29
Also published as: JPS5742089A

Description

【発明の詳細な説明】この発明は、各種表示のためのドツト又はセグ
メントで構成された表示装置を駆動する表示出力
回路を含む半導体集積回路装置に関する。

半導体集積回路装置（以下、ICと称す）の表
示用出力端子群の配列順序をこれらの出力端子に
接続されるドツト又はセグメントで構成された表
示装置の入力端子群の配列順序に対応させる先行
技術として、例えば、特開昭54−93991号公報に
記載されているものがある。

この公報に記載されている技術は、基板上に絶
縁膜を介して設けられた表示用デコーダ回路の各
出力端子に接続された互い平行な金属配線と、
ICの基板内に形成されそれぞれ表示出力回路の
入力端子に接続されるp⁺型拡散層配線とを直交
する形に配設するものとし、その交点において、
上述のような配列順序を行なうべくコンタクトホ
ールを設けて接続するものである。コンタクトホ
ールは、穴開け用マスクの変更により任意の交点
を選ぶことができるため、表示装置の入力端子の
配列順序に応じて、ICの出力端子群の配列順序
を変更することができる。

しかし、この技術の下では、表示用デコーダ回
路からの表示用出力信号が直接に表示出力回路を
介して出力端子に導かれるものであるため、ｎ個
の出力端子に対しては、ｎ本の拡散層配線と、ｎ
本の金属配線とを直交させる必要がある。

したがつて、端子数の増大とともに、上記両配
線の占める面積が増大するという欠点がある。

また、デコーダ回路に接続される配線と出力端
子に接続される配線とを個別的に接続するもので
あるので、配列順序の変更が煩らわしいものとな
る。

さらに、拡散層配線を用いるものであるので、
配線容量が増大して信号伝達速度を遅くするもの
となる。

この発明の目的は、出力端子の配列順序の変更
に必要な部分の占有面積の削減を図ることにあ
る。

この発明の目的は、出力端子群の配列順序の変
更を容易に行なうことにある。

この発明の目的は、信号伝達速度の低下を防止
することにある。

この発明の目的は、出力端子群の配列順序の変
更にあたつてのプロセスの簡素化を図ることにあ
る。

この発明の目的は、表示用デコーダ回路の簡素
化を図ることにある。

この発明は、大まかに言えば、ドツト又はセグ
メント選択信号と、その表示位置を指定する選択
信号とが出力される表示用デコーダ回路からの出
力線と、出力端子に一義的に設けられたラツチ回
路のデータ入力端子と書き込み制御端子にそれぞ
れ接続された入力線とを互いに直交するように配
列して、その交点を選択的に接続するようにする
ものである。

以下、この発明を実施例とともに詳細に説明す
る。

第１図は、この発明に係る半導体集積回路装置
におけるICチツプの一実施例を示す平面略図で
ある。

このICチツプ１は、論理回路ブロツク２と、
表示用出力端子群４_UP，４_LWと、この表示用端子
群４_UP，４_LWに一義的に設けられたラツチ回路３
と、このラツチ回路の入力線と、論理ブロツク２
における表示用デコーダ回路２ａの出力線とを直
交配列させる部分と、論理回路ブロツク２への入
力端子群４_LE，４_R1とを含むものである。

論理回路ブロツク２は、例えば、電子式デイジ
タル時計を構成する場合、発振回路、時計動作の
ためのカウンタ機能、メモリ機能を有する回路等
で構成される。これらの回路は、各機能に応じた
個別的な回路で構成されるランダム論理回路によ
るもの、又はROM（Read Only Memory）に書
き込まれた制御命令を所定のタイミングパルスに
したがつて順次読み出し、これを解読して所定の
情報処理を行なうことにより、時計動作及び表示
動作を行なわせるようにするPLA
（Programmable Logic Array）又はROM―
RAM（Random Access Memory）方式による
もので構成される。

論理回路ブロツク２に含まれる表示用デコーダ
回路２ａは、ドツト又はセグメント選択信号と、
その表示位置（例えば桁）を指定する選択信号と
を出力するものである。この表示用デコーダ回路
２ａの出力線は、横方向に平行に配列された配線
群W₁，W₂に対応して接続され、配線群W₁にド
ツト又はセグメント選択信号が伝えられ、配線群
W₂には表示位置を指定する選択信号が伝えられ
る。

配線群W₁の上部に設けられたラツチ回路３の
データ入力端子及び書き込み制御端子にそれぞれ
接続される入力線を上記配線群W₁，W₂に直交さ
せるように配列するものである。

配線群W₁，W₂に対して表示用デコーダ回路２
ａの対応する出力端子と接続する配線、及びラツ
チ回路３の入力線とは、例えば、絶縁膜を介して
多層構造に形成される拡散層配線とアルミニウム
配線若しくは導電性ポリシリコン配線、又は導電
性ポリシリコン配線とアルミニウム配線により形
成される。

そして、配線群W₁，W₂と表示用デコーダ回路
２ａの対応する出力端子と接続する配線とは、一
義的に絶縁膜に設けられたコンタクトホールを介
して接続される。また、配線群W₁，W₂と、ラツ
チ回路３の入力線とは、第２図に示すように両者
が直交する部分のうち、〇印を付した部分に選択
的にコンタクトホールを設けて接続するものであ
る。この場合、配線群W₁は、ドツト又はセグメ
ント選択信号ａ〜ｇが伝えられることより、ラツ
チ回路３のデータ入力線Ｄと選択的に接続され、
配線群W₂はその表示位置を指定する、例えば桁
信号が伝えられることより、ラツチ回路３の書き
込み制御入力線φと選択的に接続されるものであ
る。この実施例では、ラツチ回路３は、左側から
順に第１桁D₁のセグメント選択信号ａ〜ｇ、第
２桁D₂のセグメント選択信号ａ〜ｇ、第３桁D₃
のセグメント選択信号ａ〜ｇというように構成さ
れる。ラツチ回路３の各出力は、表示用の出力端
子４_LW，４_UPと一義的に接続されているものであ
るので、上述のような配線群W₁，W₂とラツチ回
路３の入力線との選択的接続により、間接的に表
示用出力端子群の配列順序を規定できる。

なお、第１図において、IC１の表示用出力端
子群４_LW，４_UPを上辺と下辺に設けたのは、例え
ば、液晶表示装置の端子群と対応させることを考
慮したものであり、側辺に設けられた端子群４_L
_Ｅ，４_R1は、論理回路ブロツク２への入出力端子
群として用いるものである。これらの端子群４_L
_Ｗ，４_UP，４_LE及び４_R1とそれぞれの回路と接続す
る配線のうちクロスする部分は、上述のような多
層配線技術により接続されている。

第３図は、第２図に示した配線群W₁，W₂と、
ラツチ回路３の入力線との接続部分の一実施例を
示す平面略図である。この実施例では、拡散層配
線を用いた場合の配線容量の増大による信号遅
延、配線容量の電圧依存性等の不都合をなくすた
め同図点線で示すように導電性ポリシリコン配線
５とアルミニウム配線６とを絶縁膜を介して形成
するものとし、その直交部分において、絶縁膜に
コンタクトホールＣを設けて、両者５，６を接続
するものである。

このコンタクトホールＣの形成にあたつては、
第４図の構造断面図に示すように、シリコン基板
７の絶縁膜上に形成された導電性シリコン配線５
の表面、及びシリコン基板７表面に形成されてい
る多層配線化のためのパツシベーシヨン（PSG）
膜８に、精度良くパタンニングするために薄く形
成されたホトレジスト膜９及び、ピンホール防止
のために厚く形成されたホトレジスト膜１０を形
成して、導電性ポリシリコン配線５上のパツシベ
ーシヨン膜８を選択的に除去してコンタクトホー
ルＣを設ける。そして、アルミニウム配線６を形
成する（図示せず）。

この実施例においては、表示用出力端子群の配
列順序の変更にあたつて、上述のようなコンタク
トホールの位置を変更するために、薄いホトレジ
スト膜９と厚いホトレジスト膜１０を形成する２
枚のマスクパターンの変更が必要となる。

そこで、第５図に示すように、配線群W₁，W₂
とラツチ回路３への入力線とは、両者の直交部分
においてのみ、一方の配線を導電性ポリシリコン
配線５とするクロスアンダー配線を用いて、他は
アルミニウム配線で形成する。

すなわち、アルミニウム配線６ａ，６ｂと直交
するアルミニウム配線５a′〜５b′は、その直交部
分において、絶縁膜を介して下層配線として形成
される点線で示すような導電性ポリシリコン配線
５ａ〜５ｃによりクロスさせるものであり、アル
ミニウム配線５a′〜５b′とは、コンタクトホール
C₁〜C₁₂により固定的にそれぞれ接続するもので
ある。

そして、同図に示すように、アルミニウム配線
パターンの設定により、例えば、アルミニウム配
線５a′と６ａ及び５b′と６ｂのように接続するも
のである。この接続点の変更は、アルミニウム配
線マスク１枚のみの変更により、横方向の配線と
縦方向の配線間のスペース部分にアルミニウム配
線を設けるか否かにより行なうことができる。

第６図は、この発明の他の一実施例を示す半導
体集積回路装置におけるICチツプの平面略図で
ある。

この実施例においては、論理回路ブロツク２に
おける表示用デコーダ回路２ａのレイアウトを論
理回路ブロツクの上側部に設けて、表示用デコー
ダ回路２ａの出力線が直接に前述のような横方向
に配列された配線群W₁，W₂を構成するようにす
るものである。これにより、第１図に示すような
表示用デコーダ回路２ａの出力端子と配線群W₁，
W₂とを接続するためのエリアが不要となり高集
積化を図ることができる。

第７図は、表示用デコーダ回路の一実施例を示
す回路図である。

フリツプフロツプ回路F₁〜F₄は、２進信号２⁰
〜２³として入力される表示用データ及び表示位
置を保持するためのものである。このフリツプ回
路F₁〜F₄の出力及びインバータ回路で形成され
た反転信号を入力とするROM₁は、２進信号２⁰
〜２³を10進信号０〜９に変換するものである。
このROM₁の変換出力を入力とするROM₂は、10
進信号０〜９をセグメント選択信号ａ〜ｇに変換
するものである。

このROM₂の変換出力は、タイミングパルスφ₁
でデータを取り込むラツチ回路１１に入力され
る。そして、このラツチ回路１１の出力線により
上述のようなセグメント選択信号ａ〜ｇを伝える
配線群W₁を構成する。

また、ROM₁の変換出力は、タイミングパルス
φ₂をゲート制御信号とするゲート回路１２に入
力され、その出力線により表示位置を指定する選
択信号を伝える配線群W₂を構成する。

この実施例においては、タイミング信号φ₁，
φ₂に同期させてフリツプフロツプ回路F₁〜F₄に
表示用データと表示位置を指定する選択信号とを
時分割方式により入力することにより、ROM₁を
表示用データと上記選択信号とのデコーダ回路と
して共用するものである。この実施例回路におい
ては、タイミングパルスφ₁に同期させて、フリ
ツプフロツプ回路F₁〜F₄に表示用データを入力
して、そのデコーダ出力をラツチ回路１１に保持
した後、クロツクパルスφ₂に同期させてフリツ
プフロツプ回路F₁〜F₄に表示位置指定信号を入
力して、そのデコーダ出力をゲート回路１２を介
して得ものである。したがつて、表示用出力端子
群に一義的に設けられたラツチ回路３への１桁分
のデータ書き込みは、上記タイミングパルスφ₂
に同期して行なわれることとなる。

なお、このラツチ回路３と、表示用出力端子４
とは、直接配線により接続されるのではなく、駆
動出力回路等が設けられる。

例えば、第８図に示すように、ラツチ回路３は
縦列接続されたインバータ回路IN₁，IN₂と、こ
のインバータ回路IN₁の入力端子とインバータ回
路IN₂の出力端子との間に設けられたデータ保持
動作のための正帰還ループを構成する並列接続さ
れたｐチヤンネルMISFET（絶縁ゲート型電界効
果トランジスタQ₁とｎチヤンネルMISFETQ₃と、
インバータ回路IN₁の入力端子とデータ入力端子
Ｄとの間に設けられた上記同様のMISFETQ₂，
Q₄と、書き込み制御端子φに入力端子が接続れ、
その出力端子が上記MISFETQ₂，Q₃のゲートに
接続されたインバータ回路IN₃とで構成され、
MISFETQ₁，Q₄のゲートは、書き込み制御端子
φに接続されている。

書き込み制御端子φに印加される信号がローレ
ベルのとき、MISFETQ₁，Q₃がオンし、
MISFETQ₂，Q₄がオフするため、ラツチ回路の
データ保持動作が行なわれ、上記信号がハイレベ
ルのとき、MISFETQ₁，Q₃がオフし、
MISFETQ₂，Q₄がオンするため、データ入力端
子Ｄからの信号レベルが書き込まれるものであ
る。同様なラツチ回路が表示用出力端子数に応じ
て設けられている。

このラツチ回路の出力は、液晶等のように交流
駆動を行なう必要がある場合には、一方の入力に
例えば32Hzのパルス信号が印加された排他的論理
和回路EXを介して駆動出力回路Ａに入力される。
そして、この駆動出力回路Ａの出力端子と表示用
出力端子４とが接続されるものである。

上述のように、ラツチ回路３と表示用出力端子
４との間には、通常駆動出力回路を含む表示装置
駆動のための信号波形変換回路が設けられるもの
である。

以上説明したこの発明の実施例によれば、次の
理由により、その目的を達成することができる。

この実施例においては、例えば、第１図、又は
第２図に示すように、出力端子群の配列順序を設
定するための配線群は、表示用データ信号を伝え
る配線群W₁と、その表示位置を指定する選択信
号を伝える配線群W₂とにより構成するものであ
るので、例えば、７セグメント、８桁の数字表示
を行なう場合においても、15本と大幅に少なくす
ることができる。ちなみに、前記先行技術の下で
は、表示用デコーダ回路から直接に表示用出力端
子に信号を伝えるものであるので、56本もの多数
の配線を直交させる必要がある。

したがつて、この実施例によれば、配線数の削
減により、出力端子群の配列順序の変更に必要な
部分の占有面積の削減を図ることができる。

また、表示用出力端子群に一義的に設けられた
ラツチ回路３は、表示データと、その位置情報と
で定義されるものであるので、例えば、ある表示
データの桁のみを変更する場合には、配線群W₂
とラツチ回路３の書き込み制御入力線との関係の
みを変更することで可能になるなど簡便に行なえ
ること、又は表示装置におけるセグメントに対応
してグループ分けして表示用出力端子の重みを考
えることができるなどにより、配列順序の変更を
容易に行なうことができる。

また、第３図、第５図に示すように、配線手段
として、導電性ポリシリコン配線とアルミニウム
配線とを用いた場合には、配線容量が小さくでき
るため、信号伝達速度の低下を防止することがで
きる。

また、第５図に示すように、導電性ポリシリコ
ン配線によりアルミニウム配線に対してクロスア
ンダーさせるマスタースライス方式を用いた場合
には、表示用出力端子群の配列順序の変更にあた
つてアルミニウム配線を形成するマスク１枚のみ
を変更することにより可能であるため、プロセス
の簡素化を図ることができる。この場合におい
て、ICチツプの所定の箇所に行なう品名の表示
は、アルミニウムのパターンで行なうものである
ので、出力端子群の変更に伴なう品名の変更が同
時に行なうことができるという利点をも有する。

さらに、表示用デコーダ回路２ａは、その出力
線の削減によることの他、第７図に示すように、
デコーダ回路の一部を表示用データと、その表示
位置の選択信号とに共用することにより、回路の
簡素化を図ることができる。

この発明は、前記実施例に限定されず、ICチ
ツプ１における各回路ブロツク、及び出力端子の
レイアウトは、種々変形できるものである。

各回路ブロツクの具体的構成は、種々変形でき
るものである。

この発明は、表示駆動出力信号を形成する各種
デイジタル制御回路を構成する半導体集積回路装
置に広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すICチツ
プの平面略図、第２図は、その要部を示す回路
図、第３図は、その配線接続部の一実施例を示す
平面略図、第４図は、そのコンタクト形成方法を
示す構造断面図、第５図は、配線接続部の他の一
実施例を示す平面略図、第６図は、この発明の他
の一実施例を示すICチツプの平面略図、第７図
はこの発明の一実施例を示す表示用デコーダ回路
の回路図、第８図は、ラツチ回路及び出力回路の
一実施例を示す回路図である。１……ICチツプ、２……論理回路ブロツク、
２ａ……表示用デコーダ回路、３……ラツチ回
路、４……端子、５……導電性ポリシリコン配
線、６……アルミニウム配線、７……シリコン基
板、８……パツシベーシヨン膜、９，１０……ホ
トレジスト膜、１１……ラツチ回路、１２……ゲ
ート回路。

Claims

【特許請求の範囲】１文字、記号又は図形を形作るドツト又はセグ
メントで構成された表示装置に駆動信号を供給す
る複数の外付端子に対応して一義的に設けられた
複数のラツチ回路と、このラツチ回路のデータ入
力端子と書き込み制御端子にそれぞれ接続される
信号線が平行に配置された第１の配線手段と、デ
コーダ回路で形成されたドツト又はセグメント選
択信号線及びその表示位置を指定する選択信号線
とが平行に配置された第２の配線手段とを含み、
第１、第２の配線手段を略直交させるように配置
するとともに、少なくとも両配線手段が直交する
部分において一方の配線手段が絶縁膜を介した多
層配線により形成され、第１の配線手段と第２の
配線手段とを選択的に接続し、上記ラツチ回路は
上記選択信号に応答して上記ドツト又はセグメン
ト信号のデータを取り込むことを特徴とする半導
体集積回路装置。２上記複数のラツチ回路のデータ入力端子に
は、上記ドツト又はセグメント信号線が共通に接
続されてなることを特徴とする特許請求の範囲第
１項記載の半導体集積回路装置。