JPS6361821B2 - - Google Patents
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- Publication number
- JPS6361821B2 JPS6361821B2 JP54155404A JP15540479A JPS6361821B2 JP S6361821 B2 JPS6361821 B2 JP S6361821B2 JP 54155404 A JP54155404 A JP 54155404A JP 15540479 A JP15540479 A JP 15540479A JP S6361821 B2 JPS6361821 B2 JP S6361821B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- output
- level
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000926 separation method Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 244000145845 chattering Species 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
この発明は例えばPCM通信や電子計算機処理
のようなデイジタル信号処理に好適する信号分離
回路に関する。
のようなデイジタル信号処理に好適する信号分離
回路に関する。
周知のように、例えばデータ信号と同期信号と
が直列に組み合された直列データ信号を扱う場
合、これらデータ信号と同期信号とを分離する必
要が多々ある。
が直列に組み合された直列データ信号を扱う場
合、これらデータ信号と同期信号とを分離する必
要が多々ある。
この発明は簡単な構成により、データ信号と同
期信号よりなる直列データ信号中から同期信号お
よびデータ信号をそれぞれ分離し得る信号分離回
路を提供しようとするものである。
期信号よりなる直列データ信号中から同期信号お
よびデータ信号をそれぞれ分離し得る信号分離回
路を提供しようとするものである。
以下、この発明の一実施例について図面を参照
して説明する。
して説明する。
第１図において、１１は信号分離回路であり、
１２ａ，１２ｂは入力端子、１２ｃ，１２ｄは出
力端子である。前記入力端子１２ａは第１、第２
のアンド回路１３，１４のそれぞれ一方入力端に
接続されている。また、前記入力端子１２ｂは前
記アンド回路１３の出力端とともにオア回路１５
の入力端に接続され、このオア回路１５の入力端
は前記アンド回路１３の他方入力端に接続されて
いる。このアンド回路１３の出力端はインバータ
回路１６を介して前記アンド回路１４の他方入力
端に接続されている。このアンド回路１４の出力
端は前記出力端子１２ｃに接続され、前記アンド
回路１３の出力端は前記出力端子１２ｄに接続さ
れている。
１２ａ，１２ｂは入力端子、１２ｃ，１２ｄは出
力端子である。前記入力端子１２ａは第１、第２
のアンド回路１３，１４のそれぞれ一方入力端に
接続されている。また、前記入力端子１２ｂは前
記アンド回路１３の出力端とともにオア回路１５
の入力端に接続され、このオア回路１５の入力端
は前記アンド回路１３の他方入力端に接続されて
いる。このアンド回路１３の出力端はインバータ
回路１６を介して前記アンド回路１４の他方入力
端に接続されている。このアンド回路１４の出力
端は前記出力端子１２ｃに接続され、前記アンド
回路１３の出力端は前記出力端子１２ｄに接続さ
れている。
上記構成において、動作を説明する。この回路
は入力端子１２ａに入力される例えばデータ信号
と同期信号との直列配列からなる直列データ信号
を、入力端子１２ｂに入力される制御パルス信号
の立ち上りタイミングによつて、前記両信号を出
力端子１２ｃ，１２ｄにそれぞれ分割出力するも
のである。
は入力端子１２ａに入力される例えばデータ信号
と同期信号との直列配列からなる直列データ信号
を、入力端子１２ｂに入力される制御パルス信号
の立ち上りタイミングによつて、前記両信号を出
力端子１２ｃ，１２ｄにそれぞれ分割出力するも
のである。
先ず、この回路の初期状態として、オア回路１
５、アンド回路１３の出力レベルが“０”、イン
バータ回路１６の出力レベルおよびアンド回路１
４の出力レベルがそれぞれ“１”，“０”である場
合、出力端子１２ｃ，１２ｄの出力レベルがそれ
ぞれ“０”であるとする。この状態において、入
力端子１２ａに“１”レベル信号が供給される
と、オア回路１５、アンド回路１３、インバータ
回路１６、出力端子１２ｄはそれぞれ前記状態に
保持され、アンド回路１４は入力条件が満足され
るため、出力端子１２ｃが“１”レベルに反転さ
れる。入力条件がこのままの状態であれば、出力
端子１２ｃの状態は入力端子１２ａが“０”レベ
ルとなるまで、この状態が保持される。次に、こ
の状態において、入力端子１２ｂに“１”レベル
信号が供給されると、オア回路１５、アンド回路
１３、インバータ回路１６、アンド回路１４の出
力状態がそれぞれ反転され、出力端子１２ｃ，１
２ｄの出力レベルはそれぞれ“０”，“１”と反転
される。ここで、前記入力端子１２ｂに供給され
る信号が持続するステツプ信号である場合、この
回路はＺ＝Ｘ・（但し、Ｘ，はそれぞれ入力
端子１２ａ，１２ｂの入力レベル、Ｚは出力端子
１２ｃの出力レベルである。）の動作を行なつて
いる。この回路が特徴を有するのは入力端子１２
ｂにパルス信号が供給された場合においても上記
同様の動作をすることにある。即ち、入力端子１
２ｂに“１”レベルのパルス信号が供給される
と、この時点においては、上記同様出力端子１２
ｃ，１２ｄはそれぞれ“０”，“１”レベルとな
る。ここで、アンド回路１３の出力信号はオア回
路１５にフイードバツクされているため、入力端
子１２ｂの入力レベルが“０”となつてもオア回
路１５、アンド回路１３の出力レベルは“１”の
まま保持される。この状態は入力端子１２ａが
“０”レベルとなるまで保持される。したがつて、
結果的に入力端子１２ａに供給された信号が入力
端子１２ｂに供給されるパルス信号の立ち上りタ
イミングによつて、出力端子１２ｃ，１２ｄに分
割出力されることになる。
５、アンド回路１３の出力レベルが“０”、イン
バータ回路１６の出力レベルおよびアンド回路１
４の出力レベルがそれぞれ“１”，“０”である場
合、出力端子１２ｃ，１２ｄの出力レベルがそれ
ぞれ“０”であるとする。この状態において、入
力端子１２ａに“１”レベル信号が供給される
と、オア回路１５、アンド回路１３、インバータ
回路１６、出力端子１２ｄはそれぞれ前記状態に
保持され、アンド回路１４は入力条件が満足され
るため、出力端子１２ｃが“１”レベルに反転さ
れる。入力条件がこのままの状態であれば、出力
端子１２ｃの状態は入力端子１２ａが“０”レベ
ルとなるまで、この状態が保持される。次に、こ
の状態において、入力端子１２ｂに“１”レベル
信号が供給されると、オア回路１５、アンド回路
１３、インバータ回路１６、アンド回路１４の出
力状態がそれぞれ反転され、出力端子１２ｃ，１
２ｄの出力レベルはそれぞれ“０”，“１”と反転
される。ここで、前記入力端子１２ｂに供給され
る信号が持続するステツプ信号である場合、この
回路はＺ＝Ｘ・（但し、Ｘ，はそれぞれ入力
端子１２ａ，１２ｂの入力レベル、Ｚは出力端子
１２ｃの出力レベルである。）の動作を行なつて
いる。この回路が特徴を有するのは入力端子１２
ｂにパルス信号が供給された場合においても上記
同様の動作をすることにある。即ち、入力端子１
２ｂに“１”レベルのパルス信号が供給される
と、この時点においては、上記同様出力端子１２
ｃ，１２ｄはそれぞれ“０”，“１”レベルとな
る。ここで、アンド回路１３の出力信号はオア回
路１５にフイードバツクされているため、入力端
子１２ｂの入力レベルが“０”となつてもオア回
路１５、アンド回路１３の出力レベルは“１”の
まま保持される。この状態は入力端子１２ａが
“０”レベルとなるまで保持される。したがつて、
結果的に入力端子１２ａに供給された信号が入力
端子１２ｂに供給されるパルス信号の立ち上りタ
イミングによつて、出力端子１２ｃ，１２ｄに分
割出力されることになる。
上記回路を用いれば、例えば第２図ａに示よう
なデータ信号ID、クロツク信号等の同期信号ICを
含む直列データ信号を、同図ｂに示すクロツクパ
ルス信号によつて同図ｃ，ｄに示す如く分離する
ことが可能である。第２図ａに示すデータ信号ID
の１データは同期信号ICの１繰返し周期分の長さ
を有するが、１データは同期信号の少なくとも１
繰返し周期の長さがあればよい。また、第２図ｂ
に示すクロツクパルス信号は同期信号ICと同じ繰
返し周期を有しかつ同期信号とはレベルが反転し
た信号である。第２図ａ，ｂに示す信号が第１図
の入力端子１２ａ，１２ｂにそれぞれ供給される
と、データ信号IDの“１”レベル期間ではアンド
回路１３の出力レベルが“１”となり、“０”レ
ベル期間では出力レベルが“０”となつて出力端
子１２ｄよりデータ信号IDが出力される。また、
このときアンド回路１４の入力レベルはデータ信
号IDが“１”レベルのときインバータ回路１６の
出力レベルが“０”となり、データ信号IDが
“０”レベルのときインバータ回路１６の出力レ
ベルが“１”となるため何れの場合も入力条件が
満足されない。したがつて、出力端子１２ｃは
“０”レベルのままである。
なデータ信号ID、クロツク信号等の同期信号ICを
含む直列データ信号を、同図ｂに示すクロツクパ
ルス信号によつて同図ｃ，ｄに示す如く分離する
ことが可能である。第２図ａに示すデータ信号ID
の１データは同期信号ICの１繰返し周期分の長さ
を有するが、１データは同期信号の少なくとも１
繰返し周期の長さがあればよい。また、第２図ｂ
に示すクロツクパルス信号は同期信号ICと同じ繰
返し周期を有しかつ同期信号とはレベルが反転し
た信号である。第２図ａ，ｂに示す信号が第１図
の入力端子１２ａ，１２ｂにそれぞれ供給される
と、データ信号IDの“１”レベル期間ではアンド
回路１３の出力レベルが“１”となり、“０”レ
ベル期間では出力レベルが“０”となつて出力端
子１２ｄよりデータ信号IDが出力される。また、
このときアンド回路１４の入力レベルはデータ信
号IDが“１”レベルのときインバータ回路１６の
出力レベルが“０”となり、データ信号IDが
“０”レベルのときインバータ回路１６の出力レ
ベルが“１”となるため何れの場合も入力条件が
満足されない。したがつて、出力端子１２ｃは
“０”レベルのままである。
一方、同期信号ICの期間ではアンド回路１３の
出力レベルが常に“０”であるため、出力端子１
２ｄは常に“０”レベルである。また、アンド回
路１４の他方の入力端はインバータ回路１６を介
して常に“１”レベルとされているため、同期信
号ICに応じてアンド回路１４のゲート制御が行な
われる。したがつて、出力端子１２ｃには同期信
号ICが出力される。
出力レベルが常に“０”であるため、出力端子１
２ｄは常に“０”レベルである。また、アンド回
路１４の他方の入力端はインバータ回路１６を介
して常に“１”レベルとされているため、同期信
号ICに応じてアンド回路１４のゲート制御が行な
われる。したがつて、出力端子１２ｃには同期信
号ICが出力される。
上記構成によれば、アンド回路１３，１４、オ
ア回路１５、インバータ回路１６によつて、入力
端子１２ａに供給される例えば直列データ信号を
入力端子１２ｂに供給される信号によつて出力端
子１２ｃ，１２ｄに分割出力することが可能であ
る。したがつて、従来のように記憶機能を有する
回路が不要であるため、回路構成を簡単化するこ
とが可能である。
ア回路１５、インバータ回路１６によつて、入力
端子１２ａに供給される例えば直列データ信号を
入力端子１２ｂに供給される信号によつて出力端
子１２ｃ，１２ｄに分割出力することが可能であ
る。したがつて、従来のように記憶機能を有する
回路が不要であるため、回路構成を簡単化するこ
とが可能である。
また、入力端子１２ａが“１”レベルであると
き、一度入力端子１２ｂにパルス信号が供給され
れば、それ以降のパルス信号により状態が反転し
ないため、例えばチヤタリングの影響を受けない
利点を有している。
き、一度入力端子１２ｂにパルス信号が供給され
れば、それ以降のパルス信号により状態が反転し
ないため、例えばチヤタリングの影響を受けない
利点を有している。
次に、上記信号分離回路を使用したゲート制御
回路について第３図を用いて説明する。尚、第３
図において第１図と同一部分には同一符号を付
す。
回路について第３図を用いて説明する。尚、第３
図において第１図と同一部分には同一符号を付
す。
第３図は第１図に示す信号分離回路１１を利用
してゲートの開閉制御をするものである。
してゲートの開閉制御をするものである。
すなわち、第３図は第１図に示す構成の信号分
離回路１１にタイミング発生回路３１を付加した
構成である。タイミング発生回路３１はカウンタ
及び例えばフロツプフロツプの如くパルス発生回
路が内蔵されており、入力端子１２ａに供給され
る信号が“０”レベルから“１”レベルに立ち上
がつたときにクロツク信号CLのカウントをカウ
ンタにより開始し、カウント値が所定値に達した
ときにパルス発生回路からパルス信号が出力され
入力端子１２ｂに供給されるよう構成される。
離回路１１にタイミング発生回路３１を付加した
構成である。タイミング発生回路３１はカウンタ
及び例えばフロツプフロツプの如くパルス発生回
路が内蔵されており、入力端子１２ａに供給され
る信号が“０”レベルから“１”レベルに立ち上
がつたときにクロツク信号CLのカウントをカウ
ンタにより開始し、カウント値が所定値に達した
ときにパルス発生回路からパルス信号が出力され
入力端子１２ｂに供給されるよう構成される。
このような構成において、入力端子１２ａに供
給される信号が“０”レベルから“１”レベルに
立ち上がつた状態を考えると、入力端子１２ｂに
はクロツク信号CLのカウント数が所定値になる
まではパルス信号が供給されないので、入力端子
１２ｂの入力は“０”レベルのままである。この
とき、信号分離回路１１内のオア回路１５、アン
ド回路１３、インバータ回路１６、アンド回路１
４の各出力レベルはそれぞれ“０”，“０”，“１”，
“１”となるので、出力端子１２ｃの出力も“１”
レベルに立ち上がり、一方、出力端子１２ｄの出
力は“０”レベルのままである。クロツク信号
CLのカウント数が所定値に達し、入力端子１２
ｂにパルス信号（“１”レベル）が供給されると、
オア回路１５、アンド回路１３、インバータ回路
１６、アンド回路１４の各出力レベルはそれぞれ
“１”，“１”，“０”，“０”となるので、出力端子
１２ｃの出力は“０”レベルとなり、出力端子１
２ｄの出力は“１”レベルとなる。すなわち、出
力端子１２ｃの出力は、入力端子１２ａにステツ
プ信号（“０”から“１”）が与えられてから入力
端子１２ｂにタイミング発生回路３１からのパル
ス信号が与えられるまでの期間“１”レベルとな
る。したがつて、クロツク信号CLのカウント数
を制御して入力端子１２ｂに供給されるパルス信
号の発生タイミングを制御すれば出力端子１２ｃ
の出力の“１”レベルとなる期間を制御すること
すなわちゲート幅またはパルス幅を制御すること
が可能となる。また、出力端子１２ｄの出力は、
入力端子１２ｂに供給されるパルス信号の立ち上
がりにより“１”レベルとなるので、入力端子１
２ａに“１”信号が供給されてから所定時間経過
後にゲートを開くようなゲートの遅延制御に利用
することが可能となる。この場合に遅延時間の制
御も入力端子１２ｂに供給されるパルス信号の発
生タイミングの制御により行うことができる。
給される信号が“０”レベルから“１”レベルに
立ち上がつた状態を考えると、入力端子１２ｂに
はクロツク信号CLのカウント数が所定値になる
まではパルス信号が供給されないので、入力端子
１２ｂの入力は“０”レベルのままである。この
とき、信号分離回路１１内のオア回路１５、アン
ド回路１３、インバータ回路１６、アンド回路１
４の各出力レベルはそれぞれ“０”，“０”，“１”，
“１”となるので、出力端子１２ｃの出力も“１”
レベルに立ち上がり、一方、出力端子１２ｄの出
力は“０”レベルのままである。クロツク信号
CLのカウント数が所定値に達し、入力端子１２
ｂにパルス信号（“１”レベル）が供給されると、
オア回路１５、アンド回路１３、インバータ回路
１６、アンド回路１４の各出力レベルはそれぞれ
“１”，“１”，“０”，“０”となるので、出力端子
１２ｃの出力は“０”レベルとなり、出力端子１
２ｄの出力は“１”レベルとなる。すなわち、出
力端子１２ｃの出力は、入力端子１２ａにステツ
プ信号（“０”から“１”）が与えられてから入力
端子１２ｂにタイミング発生回路３１からのパル
ス信号が与えられるまでの期間“１”レベルとな
る。したがつて、クロツク信号CLのカウント数
を制御して入力端子１２ｂに供給されるパルス信
号の発生タイミングを制御すれば出力端子１２ｃ
の出力の“１”レベルとなる期間を制御すること
すなわちゲート幅またはパルス幅を制御すること
が可能となる。また、出力端子１２ｄの出力は、
入力端子１２ｂに供給されるパルス信号の立ち上
がりにより“１”レベルとなるので、入力端子１
２ａに“１”信号が供給されてから所定時間経過
後にゲートを開くようなゲートの遅延制御に利用
することが可能となる。この場合に遅延時間の制
御も入力端子１２ｂに供給されるパルス信号の発
生タイミングの制御により行うことができる。
以上、詳述したようにこの発明によれば、簡単
な構成により、データ信号と同期信号等よりなる
直列データ信号中から同期信号およびデータ信号
を分離し得る信号分離回路を提供できる。
な構成により、データ信号と同期信号等よりなる
直列データ信号中から同期信号およびデータ信号
を分離し得る信号分離回路を提供できる。
第１図はこの発明に係る信号分離回路の一実施
例を示す回路構成図、第２図ａ乃至ｄは第１図の
回路を用いた信号分離動作の一例を説明するため
に示す図、第３図は第１図に示す信号分離回路の
応用例を示す構成図である。 １３，１４……アンド回路、１５……オア回
路。
例を示す回路構成図、第２図ａ乃至ｄは第１図の
回路を用いた信号分離動作の一例を説明するため
に示す図、第３図は第１図に示す信号分離回路の
応用例を示す構成図である。 １３，１４……アンド回路、１５……オア回
路。
Claims (1)
- 所定繰返し周期の同期信号と１データがこの同
期信号の１繰返し周期以上の長さを有するデータ
信号との直列配列からなる直列データ信号が一方
入力端に供給され、前記同期信号と前記データ信
号のうち一方を分離出力する第１のアンド回路
と、前記同期信号とは同じ繰返し周期を有しレベ
ルが反転しかつ前記直列データ信号を分離制御す
るパルス信号と前記第１のアンド回路の出力信号
とが供給され、出力信号が前記第１のアンド回路
の他方入力端に供給されるオア回路と、前記第１
のアンド回路の出力信号がその極性を反転して供
給されるとともに前記直列データ信号が供給さ
れ、この直列データ信号中の他方を分離出力する
第２のアンド回路とを具備したことを特徴とする
信号分離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15540479A JPS5678264A (en) | 1979-11-30 | 1979-11-30 | Signal separating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15540479A JPS5678264A (en) | 1979-11-30 | 1979-11-30 | Signal separating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5678264A JPS5678264A (en) | 1981-06-27 |
| JPS6361821B2 true JPS6361821B2 (ja) | 1988-11-30 |
Family
ID=15605227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15540479A Granted JPS5678264A (en) | 1979-11-30 | 1979-11-30 | Signal separating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5678264A (ja) |
-
1979
- 1979-11-30 JP JP15540479A patent/JPS5678264A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5678264A (en) | 1981-06-27 |
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