JPS6362103B2 - - Google Patents
Info
- Publication number
- JPS6362103B2 JPS6362103B2 JP56053838A JP5383881A JPS6362103B2 JP S6362103 B2 JPS6362103 B2 JP S6362103B2 JP 56053838 A JP56053838 A JP 56053838A JP 5383881 A JP5383881 A JP 5383881A JP S6362103 B2 JPS6362103 B2 JP S6362103B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- aluminum
- electrode window
- insulating film
- window
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Weting (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置を製造する際に於けるアル
ミニウム配線の形成方法の改良に関する。なおこ
こにいうアルミニウム配線とは純アルミニウムを
主体とする合金からなる配線を含み、第１及び第
２のアルミニウム層も、共に純アルミニウム及び
アルミニウムを主体とする合金からなる層を含ん
でいる。
ミニウム配線の形成方法の改良に関する。なおこ
こにいうアルミニウム配線とは純アルミニウムを
主体とする合金からなる配線を含み、第１及び第
２のアルミニウム層も、共に純アルミニウム及び
アルミニウムを主体とする合金からなる層を含ん
でいる。
LSI等の半導体ICにはアルミニウム層からなる
配線が多く用いられる。そして該アルミニウム配
線の品質が、半導体ICの信頼性に影響を及ぼす
ことは公知であり、アルミニウム配線品質低下の
一因が、機能領域上の絶縁膜に形成される電極窓
の急峻な開口部に於て、配線に断面積の減少や断
層が生ずるためであることも広く知られている。
配線が多く用いられる。そして該アルミニウム配
線の品質が、半導体ICの信頼性に影響を及ぼす
ことは公知であり、アルミニウム配線品質低下の
一因が、機能領域上の絶縁膜に形成される電極窓
の急峻な開口部に於て、配線に断面積の減少や断
層が生ずるためであることも広く知られている。
そこで従来上記配線の品質低下を防止するため
に種々な手段がこうじられているが、その代表的
なものとして、機能領域上に設ける絶縁膜をりん
珪酸ガラス（PSG）膜で形成し、該PSG膜にド
ライ・エツチング法等により電極窓を形成した
後、該PSG膜を高温でリフローさせて、電極窓
の開口部をなだらかな斜面状（ロート状）に形成
する方法が広く用いられているが、該方法に於て
は電極窓の開口面積が斜面状領域の分だけ広くな
るために素子の微細化が図れず、半導体ICに於
ける集積度向上の妨げとなつていた。
に種々な手段がこうじられているが、その代表的
なものとして、機能領域上に設ける絶縁膜をりん
珪酸ガラス（PSG）膜で形成し、該PSG膜にド
ライ・エツチング法等により電極窓を形成した
後、該PSG膜を高温でリフローさせて、電極窓
の開口部をなだらかな斜面状（ロート状）に形成
する方法が広く用いられているが、該方法に於て
は電極窓の開口面積が斜面状領域の分だけ広くな
るために素子の微細化が図れず、半導体ICに於
ける集積度向上の妨げとなつていた。
本発明は上記問題点を除去する目的で、絶縁膜
の電極窓内に予めアルミニウム層を充填し段差部
をなくした後、該電極窓上にアルミニウム配線を
形成して、配線品質の低下を防止する半導体装置
の製造方法を提供する。
の電極窓内に予めアルミニウム層を充填し段差部
をなくした後、該電極窓上にアルミニウム配線を
形成して、配線品質の低下を防止する半導体装置
の製造方法を提供する。
即ち本発明は半導体装置の製造方法において、
半導体基板上に形成された絶縁膜上に、電極窓形
成用のエツチング窓を有するレジスト層を形成す
る工程、該エツチング窓内に表出する絶縁膜を選
択的にエツチング除去して該絶縁膜に該半導体基
板面を表出する電極窓を形成する工程、該電極窓
内に表出する半導体基板面上及び該レジスト層上
に、高融点金属層とその上部に積層された該高融
点金属の窒化物層とからなり導電性を有する合金
化阻止層を被着形成する工程、該合金化阻止層上
に第１のアルミニウム層を被着形成する工程、該
レジスト層上に被着された合金化阻止層と第１の
アルミニウム層を該レジスト層と共に選択的に剥
離除去して該絶縁膜を表出せしめる工程、該電極
窓内に残留する第１のアルミニウム層を溶融し該
電極窓内に均一に充填する工程、該絶縁膜上と、
該電極窓内の第１のアルミニウム層上に、一連の
第２のアルミニウム層を被着形成する工程、該第
２のアルミニウム層のパターニングを行つて、該
絶縁膜上に、該第２のアルミニウム層からなり該
電極窓内の第１のアルミニウム層と電気的に接続
するアルミニウム配線を形成する工程を有するこ
とを特徴とする。
半導体基板上に形成された絶縁膜上に、電極窓形
成用のエツチング窓を有するレジスト層を形成す
る工程、該エツチング窓内に表出する絶縁膜を選
択的にエツチング除去して該絶縁膜に該半導体基
板面を表出する電極窓を形成する工程、該電極窓
内に表出する半導体基板面上及び該レジスト層上
に、高融点金属層とその上部に積層された該高融
点金属の窒化物層とからなり導電性を有する合金
化阻止層を被着形成する工程、該合金化阻止層上
に第１のアルミニウム層を被着形成する工程、該
レジスト層上に被着された合金化阻止層と第１の
アルミニウム層を該レジスト層と共に選択的に剥
離除去して該絶縁膜を表出せしめる工程、該電極
窓内に残留する第１のアルミニウム層を溶融し該
電極窓内に均一に充填する工程、該絶縁膜上と、
該電極窓内の第１のアルミニウム層上に、一連の
第２のアルミニウム層を被着形成する工程、該第
２のアルミニウム層のパターニングを行つて、該
絶縁膜上に、該第２のアルミニウム層からなり該
電極窓内の第１のアルミニウム層と電気的に接続
するアルミニウム配線を形成する工程を有するこ
とを特徴とする。
以下本発明を一実施例について、第１図乃至第
８図に示す工程断面図を用いて詳細に説明する。
なお各図を通じて同一部分は同一記号で表示す
る。
８図に示す工程断面図を用いて詳細に説明する。
なお各図を通じて同一部分は同一記号で表示す
る。
本発明の方法によつて、例えばＮチヤンネル
MOSICを形成するに際しては、通常のMOSICの
製造工程に沿つて、第１図に示すように、例え
ば、Ｐ型シリコン（Si）基板１の表面にP+型チ
ヤネル・カツト領域２とその上層のフイールド酸
化膜３からなる分離領域４を形成し、該分離領域
４によつて複数領域に分離されたＰ型Si基板１面
からなる素子形成領域５に、ゲート酸化膜６を介
して積層形成された多結晶Si等からなるゲート電
極７と、該ゲート電極７両側のＰ型Si基板１面に
形成されたN+型ソース・ドレイン領域８及び９
からなるMOSトランジスタが形成されてなる
MOSIC基板を用い先ず該MOSIC基板の主面全域
上に、モノシラン（SiH4）の酸化系にフオスフ
イン（PH3）を添加した通常の化学気相成長
（CVD）法を用いて、例えば厚さ１〔μｍ〕程度
のりん珪酸ガラス（PSG）膜１０からなる絶縁
膜を形成する。次いで第２図に示すように該
PSG膜１０上に例えば1.5〔μｍ〕程度の厚さを有
するポージ型の電子ビーム露光用（EB）レジス
ト層１１を塗布形成し、電子ビーム（EB）露光
及び現像を行つてEBレジスト層１１に電極窓パ
ターンに対応する所望寸法のエツチング窓１２を
形成する。次いで該EBレジスト層１１をマスク
として三塩化りん（PCl3）、三塩化硼素（BCl3）
等のハロゲン系のエツチングガスを用いる通常の
反応性スパツタエツチング等の方法により、第３
図に示すようにPSG膜１０に例えばソース・ド
レイン領域８及び９面を表出する電極窓１３を形
成する。
MOSICを形成するに際しては、通常のMOSICの
製造工程に沿つて、第１図に示すように、例え
ば、Ｐ型シリコン（Si）基板１の表面にP+型チ
ヤネル・カツト領域２とその上層のフイールド酸
化膜３からなる分離領域４を形成し、該分離領域
４によつて複数領域に分離されたＰ型Si基板１面
からなる素子形成領域５に、ゲート酸化膜６を介
して積層形成された多結晶Si等からなるゲート電
極７と、該ゲート電極７両側のＰ型Si基板１面に
形成されたN+型ソース・ドレイン領域８及び９
からなるMOSトランジスタが形成されてなる
MOSIC基板を用い先ず該MOSIC基板の主面全域
上に、モノシラン（SiH4）の酸化系にフオスフ
イン（PH3）を添加した通常の化学気相成長
（CVD）法を用いて、例えば厚さ１〔μｍ〕程度
のりん珪酸ガラス（PSG）膜１０からなる絶縁
膜を形成する。次いで第２図に示すように該
PSG膜１０上に例えば1.5〔μｍ〕程度の厚さを有
するポージ型の電子ビーム露光用（EB）レジス
ト層１１を塗布形成し、電子ビーム（EB）露光
及び現像を行つてEBレジスト層１１に電極窓パ
ターンに対応する所望寸法のエツチング窓１２を
形成する。次いで該EBレジスト層１１をマスク
として三塩化りん（PCl3）、三塩化硼素（BCl3）
等のハロゲン系のエツチングガスを用いる通常の
反応性スパツタエツチング等の方法により、第３
図に示すようにPSG膜１０に例えばソース・ド
レイン領域８及び９面を表出する電極窓１３を形
成する。
次いでDC・マグネトロン・スパツタリング等
の通常の常温スパツタリング法を用いて、第４図
に示すように該IC基板面即ちEBレジスト層１１
上及び電極窓１３内に表出するソース・ドレイン
領域８及び９面上に、先ず1000〔Å〕程度の厚さ
の例えばタンタル（Ta）層１４を被着形成し、
続いて1000〔Å〕程度の厚さの例えば窒化タンタ
ル（TaN）層１５を被着形成し、更に続いて前
記Ta層１４及びTaN層１５からなる合金化防止
層１６上に、8000〔Å〕程度の厚さの例えば純ア
ルミニウムからなる第１のAl層１７を被着形成
する。なおスパツタリング処理に於てTa層１４
及びTaN層１５からなる合金化防止層１６は、
その厚さが薄いために電極窓１３内に表出するソ
ース・ドレイン領域８面及び９面の全域にわたつ
て一様に被着するが、第１のAl層１７は厚く形
成せしめるために、スパツタリング過程で電極窓
１３の開口部周縁に図に示すようなひさしが形成
され、上部に行くに従つて寸法が僅かに小さくな
る台形状に形成される。又該電極窓１３内に形成
された第１のAl層１７の上面は、ソース・ドレ
イン領域８，９の上面から約１〔μｍ〕となり、
１〔μｍ〕程度の厚さを有するPSG膜１０の上面
とほぼ等しい高さとなる。
の通常の常温スパツタリング法を用いて、第４図
に示すように該IC基板面即ちEBレジスト層１１
上及び電極窓１３内に表出するソース・ドレイン
領域８及び９面上に、先ず1000〔Å〕程度の厚さ
の例えばタンタル（Ta）層１４を被着形成し、
続いて1000〔Å〕程度の厚さの例えば窒化タンタ
ル（TaN）層１５を被着形成し、更に続いて前
記Ta層１４及びTaN層１５からなる合金化防止
層１６上に、8000〔Å〕程度の厚さの例えば純ア
ルミニウムからなる第１のAl層１７を被着形成
する。なおスパツタリング処理に於てTa層１４
及びTaN層１５からなる合金化防止層１６は、
その厚さが薄いために電極窓１３内に表出するソ
ース・ドレイン領域８面及び９面の全域にわたつ
て一様に被着するが、第１のAl層１７は厚く形
成せしめるために、スパツタリング過程で電極窓
１３の開口部周縁に図に示すようなひさしが形成
され、上部に行くに従つて寸法が僅かに小さくな
る台形状に形成される。又該電極窓１３内に形成
された第１のAl層１７の上面は、ソース・ドレ
イン領域８，９の上面から約１〔μｍ〕となり、
１〔μｍ〕程度の厚さを有するPSG膜１０の上面
とほぼ等しい高さとなる。
次いで該IC基板をアセトン等からなるポジ型
EBレジストの剥離液に浸漬し、EBレジスト層１
１と共に、該EBレジスト層１１上に被着されて
いる合金化防止層１６及び第１のAl層１７を剥
離除去し、第５図に示すように、IC基板面に表
出せしめられたPSG膜１０の電極窓１３内に、
下層に合金化防止層１６を有する第１のAl層１
７を残留せしめる。以上EBレジストを用いたが、
レジストは通常の紫外光用ポジレジストを使用
し、光露光を使用しても同様である。
EBレジストの剥離液に浸漬し、EBレジスト層１
１と共に、該EBレジスト層１１上に被着されて
いる合金化防止層１６及び第１のAl層１７を剥
離除去し、第５図に示すように、IC基板面に表
出せしめられたPSG膜１０の電極窓１３内に、
下層に合金化防止層１６を有する第１のAl層１
７を残留せしめる。以上EBレジストを用いたが、
レジストは通常の紫外光用ポジレジストを使用
し、光露光を使用しても同様である。
次いで該IC基板を、僅かに還元性を有する雰
囲気、例えば３〔％〕程度の水素（H2）を含んだ
窒素（N2）ガス中に於て、Alの融点より高い温
度例えば700〔℃〕程度で30〔分〕程度加熱し、第
１のAl層１７を溶融せしめて、第６図に示すよ
うに、前記電極窓１３内に第１のAl層１７を隙
き間なく一様に充填する。なお該溶融処理により
PSG膜１０の上面と電極窓１３内の第１のAl膜
１７上面との間に形成される段差は極めて僅かで
ある。
囲気、例えば３〔％〕程度の水素（H2）を含んだ
窒素（N2）ガス中に於て、Alの融点より高い温
度例えば700〔℃〕程度で30〔分〕程度加熱し、第
１のAl層１７を溶融せしめて、第６図に示すよ
うに、前記電極窓１３内に第１のAl層１７を隙
き間なく一様に充填する。なお該溶融処理により
PSG膜１０の上面と電極窓１３内の第１のAl膜
１７上面との間に形成される段差は極めて僅かで
ある。
次いで該IC基板面に表出している電極窓１３
内の第１のAl層１７上面を、スパツタ・エツチ
ング法により軽くエツチングして、第１のAl層
１７上に形成される薄い不導体層をエツチング除
去して後、続いて同一装置内でDC・マグネトロ
ン・スパツタリング等の方法により、第７図に示
すように、該IC基板上即ち前記第１のAl層１７
及びPSG膜１０上に、厚さ１〔μｍ〕程度の純Al
からなる第２のAl層１８を被着形成する。
内の第１のAl層１７上面を、スパツタ・エツチ
ング法により軽くエツチングして、第１のAl層
１７上に形成される薄い不導体層をエツチング除
去して後、続いて同一装置内でDC・マグネトロ
ン・スパツタリング等の方法により、第７図に示
すように、該IC基板上即ち前記第１のAl層１７
及びPSG膜１０上に、厚さ１〔μｍ〕程度の純Al
からなる第２のAl層１８を被着形成する。
次いで通常用いられているパロゲン系のエツチ
ング・ガスを用いる反応性スパツタ・エツチング
法を用いて上記第２のAl層１８のパターニング
を行い、第８図に示すようにPSG膜１０上に電
極窓１３部に於て、該電極窓１３内に充填されて
いる第１のAl層１７に電気的に接続する第２の
Al層１８からなるAl配線Ｌを形成する。
ング・ガスを用いる反応性スパツタ・エツチング
法を用いて上記第２のAl層１８のパターニング
を行い、第８図に示すようにPSG膜１０上に電
極窓１３部に於て、該電極窓１３内に充填されて
いる第１のAl層１７に電気的に接続する第２の
Al層１８からなるAl配線Ｌを形成する。
なお該Al配線Ｌは、以上の説明から明らかな
ように、PSG膜１０の上面とほぼ同じ高さに電
極膜１３内に充填された第１のAl層１７を介し
てソース・ドレイン領域８及び９に電気的に接続
されるので、電極窓１３開口部に於て断面積の減
少や断層が発生することがない。且つ又従来のよ
うに電極窓の開口部になだらかな斜面領域を形成
する必要がないので、電極窓周囲の斜面領域面積
の増加を防ぐ。
ように、PSG膜１０の上面とほぼ同じ高さに電
極膜１３内に充填された第１のAl層１７を介し
てソース・ドレイン領域８及び９に電気的に接続
されるので、電極窓１３開口部に於て断面積の減
少や断層が発生することがない。且つ又従来のよ
うに電極窓の開口部になだらかな斜面領域を形成
する必要がないので、電極窓周囲の斜面領域面積
の増加を防ぐ。
次いで図示しないが、該Al配線Ｌの形成を終
つたIC基板上に、通常の方法に従つて層間絶縁
膜、上層配線、カバー絶縁膜等の形成がなされて
MOSICが提供される。
つたIC基板上に、通常の方法に従つて層間絶縁
膜、上層配線、カバー絶縁膜等の形成がなされて
MOSICが提供される。
上記実施例に於ては、機能領域上の絶縁膜を
PGS膜で形成したが、該絶縁膜は二酸化シリコ
ン（SiO2）膜或るいは窒化シリコン（Si3N4）膜
で形成してもよく、従つて本発明の方法はバイポ
ーラICにも適用することができる。
PGS膜で形成したが、該絶縁膜は二酸化シリコ
ン（SiO2）膜或るいは窒化シリコン（Si3N4）膜
で形成してもよく、従つて本発明の方法はバイポ
ーラICにも適用することができる。
又第１のAl層及び第２のAl層は純Alに限らず
Al−Si、Al−Cu等Alを主成分とする合金層で形
成してもよい。
Al−Si、Al−Cu等Alを主成分とする合金層で形
成してもよい。
更に又合金阻止層は上記に限らず、チタン
（Ti）と窒化チタン（TiN）等他の高融点金属と
その窒化物層で形成してもよい。
（Ti）と窒化チタン（TiN）等他の高融点金属と
その窒化物層で形成してもよい。
以上説明したように本発明の方法によれば、急
峻な開口部を有する電極窓を用いても、断面積の
減少や断層等の欠陥を持たずに機能領域と電気的
に接続する高品質のアルミニウム配線を形成する
ことができるので、半導体ICの製造歩留まりの
向上及び集積度の向上が図れる。
峻な開口部を有する電極窓を用いても、断面積の
減少や断層等の欠陥を持たずに機能領域と電気的
に接続する高品質のアルミニウム配線を形成する
ことができるので、半導体ICの製造歩留まりの
向上及び集積度の向上が図れる。
第１図乃至第８図は本発明の一実施例に於ける
工程断面図である。 図に於て、１はＰ型シリコン基板、２はP+型
チヤネル・カツト領域、３はフイールド酸化膜、
４は分離領域、５は素子形成領域、６はゲート酸
化膜、７はゲート電極、８及び９はN+型ソー
ス・ドレイン領域、１０はりん珪酸ガラス膜、１
１は電子ビーム露光用レジスト層、１２はエツチ
ング窓、１３は電極窓、１４はタンタル層、１５
は窒化タンタル層、１６は合金化防止層、１７は
第１のアルミニウム層、１８は第２のアルミニウ
ム層、Ｌはアルミニウム配線を示す。
工程断面図である。 図に於て、１はＰ型シリコン基板、２はP+型
チヤネル・カツト領域、３はフイールド酸化膜、
４は分離領域、５は素子形成領域、６はゲート酸
化膜、７はゲート電極、８及び９はN+型ソー
ス・ドレイン領域、１０はりん珪酸ガラス膜、１
１は電子ビーム露光用レジスト層、１２はエツチ
ング窓、１３は電極窓、１４はタンタル層、１５
は窒化タンタル層、１６は合金化防止層、１７は
第１のアルミニウム層、１８は第２のアルミニウ
ム層、Ｌはアルミニウム配線を示す。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に形成された絶縁膜上に、電極
窓形成用のエツチング窓を有するレジスト層を形
成する工程、 該エツチング窓内に表出する絶縁膜を選択的に
エツチング除去して該絶縁膜に該半導体基板面を
表出する電極窓を形成する工程、 該電極窓内に表出する半導体基板面上及び該レ
ジスト層上に、高融点金属層とその上部に積層さ
れた該高融点金属の窒化物層とからなり導電性を
有する合金化阻止層を被着形成する工程、 該合金化阻止層上に第１のアルミニウム層を被
着形成する工程、 該レジスト層上に被着された合金化阻止層と第
１のアルミニウム層を該レジスト層と共に選択的
に剥離除去して該絶縁膜を表出せしめる工程、 該電極窓内に残留する第１のアルミニウム層を
溶融し該電極窓内に均一に充填する工程、 該絶縁膜上と、該電極窓内の第１のアルミニウ
ム層上に、一連の第２のアルミニウム層を被着形
成する工程、 該第２のアルミニウム層のパターニングを行つ
て、該絶縁膜上に、該第２のアルミニウム層から
なり該電極窓内の第１のアルミニウム層と電気的
に接続するアルミニウム配線を形成する工程を有
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5383881A JPS57169261A (en) | 1981-04-10 | 1981-04-10 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5383881A JPS57169261A (en) | 1981-04-10 | 1981-04-10 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57169261A JPS57169261A (en) | 1982-10-18 |
| JPS6362103B2 true JPS6362103B2 (ja) | 1988-12-01 |
Family
ID=12953919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5383881A Granted JPS57169261A (en) | 1981-04-10 | 1981-04-10 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57169261A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02281736A (ja) * | 1989-04-24 | 1990-11-19 | Sony Corp | 多層配線形成方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS507430A (ja) * | 1973-05-18 | 1975-01-25 | ||
| JPS5187981A (ja) * | 1975-01-31 | 1976-07-31 | Hitachi Ltd | |
| JPS52106675A (en) * | 1976-03-05 | 1977-09-07 | Toshiba Corp | Manufacturing method of semiconductor device |
-
1981
- 1981-04-10 JP JP5383881A patent/JPS57169261A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57169261A (en) | 1982-10-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0039174B1 (en) | Gold metallisation in semiconductor devices | |
| EP0070737B1 (en) | Semiconductor device having an electrode, and method for producing the same | |
| JP2003504693A (ja) | フォーミングガスプラズマを用いたフォトレジスト除去プロセス | |
| US5985751A (en) | Process for fabricating interconnection of semiconductor device | |
| US5200360A (en) | Method for reducing selectivity loss in selective tungsten deposition | |
| US4551907A (en) | Process for fabricating a semiconductor device | |
| CN101335197A (zh) | 制造金属-绝缘体-金属电容器的方法 | |
| JPH04229618A (ja) | 集積回路デバイスの接点及びその形成方法 | |
| JPH065715A (ja) | 配線層の形成方法 | |
| JP3202657B2 (ja) | 半導体装置の製造方法 | |
| US4680854A (en) | Forming low resistivity hillock free conductors in VLSI devices | |
| JPH11312734A (ja) | 半導体ウエハの絶縁層バイア内の銅層への接点を形成する方法及び構造 | |
| CN1094253C (zh) | 半导体装置之金属布线制造方法 | |
| JPH11111842A (ja) | 多層配線構造およびその製造方法 | |
| KR100256271B1 (ko) | 반도체 장치의 금속 배선 형성 방법 | |
| US6103633A (en) | Method for cleaning metal precipitates in semiconductor processes | |
| GB2420445A (en) | Integrated circuit structure | |
| JPH0143458B2 (ja) | ||
| KR100373364B1 (ko) | 금속배선 형성방법 | |
| JP3323264B2 (ja) | 半導体装置の製造方法 | |
| KR100191710B1 (ko) | 반도체 소자의 금속 배선 방법 | |
| KR100202672B1 (ko) | 반도체 소자의 배선 형성방법 | |
| JP4207284B2 (ja) | 半導体装置の製造方法 | |
| KR0137813B1 (ko) | 모스 트랜지스터(mosfet)의 금속 배선 형성 방법 | |
| JPH08204015A (ja) | 半導体装置の製造方法及び半導体装置 |