JPS61180968A - フイ−ドバツクシフトレジスタ - Google Patents
フイ−ドバツクシフトレジスタInfo
- Publication number
- JPS61180968A JPS61180968A JP2012485A JP2012485A JPS61180968A JP S61180968 A JPS61180968 A JP S61180968A JP 2012485 A JP2012485 A JP 2012485A JP 2012485 A JP2012485 A JP 2012485A JP S61180968 A JPS61180968 A JP S61180968A
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- 238000010586 diagram Methods 0.000 description 2
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Landscapes
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、磁気デー・スフ制御装置等に於けるエラー検
出訂正回路に用いられるフィードバックシフトレジスタ
に関するものである。
出訂正回路に用いられるフィードバックシフトレジスタ
に関するものである。
磁気ディスク装置等へ格納するデータへ付加するエラー
検出訂正コードの中にファイアコードと呼ばれているも
のがあり、広く用いられている。
検出訂正コードの中にファイアコードと呼ばれているも
のがあり、広く用いられている。
エラー検出訂正コードは磁気ディスク制御装置等で生成
、解読が行われる。ファイアコードの生成回路は多項式
回路と呼ばれ、レジスタ群と複数の排他的論理和回路で
構成することができる。更に、ファイアコードからエラ
ーの検出及びエラー訂正のためのシンドローム作成も同
様に多項式回路で行うことができる。
、解読が行われる。ファイアコードの生成回路は多項式
回路と呼ばれ、レジスタ群と複数の排他的論理和回路で
構成することができる。更に、ファイアコードからエラ
ーの検出及びエラー訂正のためのシンドローム作成も同
様に多項式回路で行うことができる。
従来この種の多項式回路、いわゆるフィードバックシフ
トレジスタは、フィードバックデータをアドレス入力と
したＦＲＯＭ等の記憶素子に予めフィードバックパター
ンを書込んだものを用いることにより回路の簡素化や処
理の高速化を進めてきた。
トレジスタは、フィードバックデータをアドレス入力と
したＦＲＯＭ等の記憶素子に予めフィードバックパター
ンを書込んだものを用いることにより回路の簡素化や処
理の高速化を進めてきた。
一方、昨今、この種の情報処理装置はＬＳＩ化の一途を
たどっているが、前記のように、予めフィードバックパ
ターンを書込んだＦＲＯＭ等を用いたフィードバックシ
フトレジスタをＬＳＩ化する場合、 （１）ＦＲＯＭ等を外付けとして残りの回路をＬＳＩ化
する （２）フィードバックパターンを再びゲートレベルに分
解した形でＬＳＩ化する 等の方法が考えられてきた。
たどっているが、前記のように、予めフィードバックパ
ターンを書込んだＦＲＯＭ等を用いたフィードバックシ
フトレジスタをＬＳＩ化する場合、 （１）ＦＲＯＭ等を外付けとして残りの回路をＬＳＩ化
する （２）フィードバックパターンを再びゲートレベルに分
解した形でＬＳＩ化する 等の方法が考えられてきた。
しかし、（１）の方法では装置全体を小さくすることの
妨げとなり、かつ信号がＬＳＩの中と外とを行き来する
ため高速が望めない。また（２）の方法ではゲート段数
が多くなり高速化の妨げとなると共にいろいろな種類の
エラー検出訂正コードに対応できず汎用性がなくなり、
大量生産がコストダウンにつながるＬＳＩの特長を生か
しきれないという欠点があった。
妨げとなり、かつ信号がＬＳＩの中と外とを行き来する
ため高速が望めない。また（２）の方法ではゲート段数
が多くなり高速化の妨げとなると共にいろいろな種類の
エラー検出訂正コードに対応できず汎用性がなくなり、
大量生産がコストダウンにつながるＬＳＩの特長を生か
しきれないという欠点があった。
本発明の目的は、上述のような欠点を改善したフィード
バックシフトレジスタを提供することにある。
バックシフトレジスタを提供することにある。
本発明フィードバックシフトレジスタは、複数本のレジ
スタにより構成されたレジスタ群と、該レジスタ群の内
部データと第１の入力データとの間に第１の論理演算を
施して第１のアドレス情報を作成する論理回路と、第２
のアドレス情報を生成するカウンタ回路と、前記第１の
アドレス情報及び第２のアドレス情報のいずれかを選択
し、第３のアドレス情報を作成する選択回路と、読出し
書込み記憶回路により構成され前記第３のアドレス情報
によりアクセスされるメモリと、該メモリから読出され
たデータを受けて前記レジスタ群の内部データを更新す
る手段とを有し、前記メモリへのデータ書込みを、第２
の入力データを書込みデータとして行うことを特徴とし
ている。
スタにより構成されたレジスタ群と、該レジスタ群の内
部データと第１の入力データとの間に第１の論理演算を
施して第１のアドレス情報を作成する論理回路と、第２
のアドレス情報を生成するカウンタ回路と、前記第１の
アドレス情報及び第２のアドレス情報のいずれかを選択
し、第３のアドレス情報を作成する選択回路と、読出し
書込み記憶回路により構成され前記第３のアドレス情報
によりアクセスされるメモリと、該メモリから読出され
たデータを受けて前記レジスタ群の内部データを更新す
る手段とを有し、前記メモリへのデータ書込みを、第２
の入力データを書込みデータとして行うことを特徴とし
ている。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。
このフィードバックシフトレジスタは、複数段のレジス
タにより構成されたレジスタ群２００と、このレジスタ
群の内部データと入力データとの間に論理演算を施して
第１のアドレス情報を作成する排他的論理和回路７００
と、第２のアドレス情報を生成するカウンタ回路５００
と、第１のアドレス情報及び第２のアドレス情報のいず
れかを選択する選択回路４００と、第３のアドレス情報
によりアクセスされる読出し書込み記憶回路（ＲＡＭ）
１００とを備えている。レジスタ群２００は、複数段の
レジスタ〔図ではｎ段目のレジスタ３１０と（ｎ＋１）
段目のレジスタ３２０のみを示している〕と、これらレ
ジスタに格納されている内部データを更新するための手
段である例えば排他的論理和回路〔図では１個の排他的
論理和回路６１０のみを示している〕とを有している。
タにより構成されたレジスタ群２００と、このレジスタ
群の内部データと入力データとの間に論理演算を施して
第１のアドレス情報を作成する排他的論理和回路７００
と、第２のアドレス情報を生成するカウンタ回路５００
と、第１のアドレス情報及び第２のアドレス情報のいず
れかを選択する選択回路４００と、第３のアドレス情報
によりアクセスされる読出し書込み記憶回路（ＲＡＭ）
１００とを備えている。レジスタ群２００は、複数段の
レジスタ〔図ではｎ段目のレジスタ３１０と（ｎ＋１）
段目のレジスタ３２０のみを示している〕と、これらレ
ジスタに格納されている内部データを更新するための手
段である例えば排他的論理和回路〔図では１個の排他的
論理和回路６１０のみを示している〕とを有している。
この排他的論理和回路６１０は、レジスタ３１０に格納
されているデータとＲＡＭ１００からのデータとの間に
論理演算を施して次段のレジスタに供給する。この実施
例では、排他的論理和回路をレジスタ群２００の構成の
一部としているが、レジスタ群２００の外部に設けるよ
うにしてもよい。
されているデータとＲＡＭ１００からのデータとの間に
論理演算を施して次段のレジスタに供給する。この実施
例では、排他的論理和回路をレジスタ群２００の構成の
一部としているが、レジスタ群２００の外部に設けるよ
うにしてもよい。
ＲＡＭ１００内部のデータが不確定の場合或いは既に書
込まれているフィードバックパターンを変更する場合、
まずカウンタ初期設定線４０によってカウンタ回路５０
０の出力をオール０とし、選択線３０で選択回路４００
にカウンタ回路５００で生成されるアドレス情報５０１
を選択させる。
込まれているフィードバックパターンを変更する場合、
まずカウンタ初期設定線４０によってカウンタ回路５０
０の出力をオール０とし、選択線３０で選択回路４００
にカウンタ回路５００で生成されるアドレス情報５０１
を選択させる。
選択されたアドレス情報５０１は、ＲＡＭ１００にアド
レス情報４０１として入力される。次にＲＡＭ１００へ
のデータ線１０にアドレスＯ番地に書込むべきデータを
乗せ、書込線２０により書込みを指示することにより、
ＲＡＭ１００にデータ線１０上のデータが書込まれる。
レス情報４０１として入力される。次にＲＡＭ１００へ
のデータ線１０にアドレスＯ番地に書込むべきデータを
乗せ、書込線２０により書込みを指示することにより、
ＲＡＭ１００にデータ線１０上のデータが書込まれる。
次に制御線５０でカウンタ回路５００の値を＋１し、こ
のアドレス１番地に書込むべきデータを、前記菌種デー
タ線１０．書込線２０により書込む。この動作を必要回
数続けることにより、フィードバックパターンをＲＡＭ
１００にロードすることができる。
のアドレス１番地に書込むべきデータを、前記菌種デー
タ線１０．書込線２０により書込む。この動作を必要回
数続けることにより、フィードバックパターンをＲＡＭ
１００にロードすることができる。
第１図の回路をフィードバックシフトレジスタとして使
う場合、選択線３０で選択回路４００に排他的論理和回
路７００からのアドレス情報７０１を選択させる。この
アドレス情報７０１は、レジスタ２００の出力データ２
０１と入力データ６０との排池的論理和をとることによ
って作成される。選択されたアドレス情報７０１は、Ｒ
ＡＭｌ００にアドレス情報４０１として入力される。こ
れによりＲＡＭ１００より読出されたデータ１０１がレ
ジスタ群２００に入力され、例えば図のようにｎ段目の
レジスタ３１０の出力と排他的論理和回路６１０におい
て論理演算され、（ｎ＋１）段目のレジスタ３２０の入
力となる。
う場合、選択線３０で選択回路４００に排他的論理和回
路７００からのアドレス情報７０１を選択させる。この
アドレス情報７０１は、レジスタ２００の出力データ２
０１と入力データ６０との排池的論理和をとることによ
って作成される。選択されたアドレス情報７０１は、Ｒ
ＡＭｌ００にアドレス情報４０１として入力される。こ
れによりＲＡＭ１００より読出されたデータ１０１がレ
ジスタ群２００に入力され、例えば図のようにｎ段目の
レジスタ３１０の出力と排他的論理和回路６１０におい
て論理演算され、（ｎ＋１）段目のレジスタ３２０の入
力となる。
以上説明したように、本発明はフィードバックパターン
をＲＡＭに持たせることにより、ＬＳＩ化を容易にし、
更にＲＡＭが書替え可能なことを生かし、いろいろな装
置に又同一装置でも生成多項式の異なるエラー検出訂正
コードを用いるときに、フィードバックパターンを書替
えることのできる汎用性の高いフィードバックシフトレ
ジスタを提供できる効果がある。
をＲＡＭに持たせることにより、ＬＳＩ化を容易にし、
更にＲＡＭが書替え可能なことを生かし、いろいろな装
置に又同一装置でも生成多項式の異なるエラー検出訂正
コードを用いるときに、フィードバックパターンを書替
えることのできる汎用性の高いフィードバックシフトレ
ジスタを提供できる効果がある。
第１図は本発明の一実施例を示すブロック図である。
１００・・・・・・ＲＡＭ
２００・・・・・・レジスタ群
３１０．３２０・・レジスタ
６１０．７００・・排他的論理和回路
４００・・・・・・選択回路
Claims (1)
- （１）複数本のレジスタにより構成されたレジスタ群と
、該レジスタ群の内部データと第１の入力データとの間
に第１の論理演算を施して第１のアドレス情報を作成す
る論理回路と、第２のアドレス情報を生成するカウンタ
回路と、前記第１のアドレス情報及び第２のアドレス情
報のいずれかを選択し、第３のアドレス情報を作成する
選択回路と、読出し書込み記憶回路により構成され前記
第３のアドレス情報によりアクセスされるメモリと、該
メモリから読出されたデータを受けて前記レジスタ群の
内部データを更新する手段とを有し、前記メモリへのデ
ータ書込みを、第２の入力データを書込みデータとして
行うことを特徴とするフィードバックシフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012485A JPS61180968A (ja) | 1985-02-06 | 1985-02-06 | フイ−ドバツクシフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012485A JPS61180968A (ja) | 1985-02-06 | 1985-02-06 | フイ−ドバツクシフトレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61180968A true JPS61180968A (ja) | 1986-08-13 |
Family
ID=12018370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012485A Pending JPS61180968A (ja) | 1985-02-06 | 1985-02-06 | フイ−ドバツクシフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61180968A (ja) |
-
1985
- 1985-02-06 JP JP2012485A patent/JPS61180968A/ja active Pending
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