JPS6362908B2 - - Google Patents
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- Publication number
- JPS6362908B2 JPS6362908B2 JP56136643A JP13664381A JPS6362908B2 JP S6362908 B2 JPS6362908 B2 JP S6362908B2 JP 56136643 A JP56136643 A JP 56136643A JP 13664381 A JP13664381 A JP 13664381A JP S6362908 B2 JPS6362908 B2 JP S6362908B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- buried gate
- slit
- gate
- slits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
Landscapes
- Thyristors (AREA)
Description
【発明の詳細な説明】
本発明は埋込ゲート型ターンオフ（GTO）サ
イリスタに関し、特に埋込ゲート層のパターンに
関する。
イリスタに関し、特に埋込ゲート層のパターンに
関する。
GTOサイリスタは、ゲートとカソード間に逆
バイアス電圧を印加することにより主電流（負荷
電流）をしや断する自己消弧機能を有する。この
ターンオフ時には逆バイアス電圧によりＰベース
領域のキヤリアが引き出され、その結果、電流に
よる電圧降下を生じるため有効な逆バイアス電圧
はその電源電圧よりも小さくなつてターンオフ電
源に比較的高い電圧源を必要とする。特にＰベー
ス領域に高濃度不純物の短柵状や格子状の埋込ゲ
ート層P2 +を設ける埋込ゲート型GTOサイリスタ
では上述の電圧降下が著しく、可制御電流を向上
させるのを難しくする。
バイアス電圧を印加することにより主電流（負荷
電流）をしや断する自己消弧機能を有する。この
ターンオフ時には逆バイアス電圧によりＰベース
領域のキヤリアが引き出され、その結果、電流に
よる電圧降下を生じるため有効な逆バイアス電圧
はその電源電圧よりも小さくなつてターンオフ電
源に比較的高い電圧源を必要とする。特にＰベー
ス領域に高濃度不純物の短柵状や格子状の埋込ゲ
ート層P2 +を設ける埋込ゲート型GTOサイリスタ
では上述の電圧降下が著しく、可制御電流を向上
させるのを難しくする。
本発明の目的は、逆バイアス電圧の低減、換言
すれば可制御電流の向上を図ることができる埋込
ゲート型GTOサイリスタを提供するにある。
すれば可制御電流の向上を図ることができる埋込
ゲート型GTOサイリスタを提供するにある。
第１図は埋込ゲート型GTOサイリスタの断面
構造図ａとそのＡ−A′線に沿つた平面図ｂを示
す。Ｎ型シリコン基板N1の両面にＰ型のアノー
ド・エミツタ層P1、カソード・ベース層P2を形
成し、P2ベース層中に所定のパターンでＰ型の
高濃度不純物層P2 +を埋込形成し、このP2 +層上
にエピタキシヤル成長法によりP2 -層を形成し、
さらに選択拡散によつてカソード・エミツタ層
N2及びターンオフ専用電極G2にオンゲート電流
を阻止するためのN3層を形成する。
構造図ａとそのＡ−A′線に沿つた平面図ｂを示
す。Ｎ型シリコン基板N1の両面にＰ型のアノー
ド・エミツタ層P1、カソード・ベース層P2を形
成し、P2ベース層中に所定のパターンでＰ型の
高濃度不純物層P2 +を埋込形成し、このP2 +層上
にエピタキシヤル成長法によりP2 -層を形成し、
さらに選択拡散によつてカソード・エミツタ層
N2及びターンオフ専用電極G2にオンゲート電流
を阻止するためのN3層を形成する。
そして、アルミ蒸着によりカソード電極Ｋ、タ
ーンオン用内側ゲート電極G1とターンオフ専用
外側ゲート電極G2とアノード電極Ａを形成する。
SiO2は接合表面を保護するための酸化膜である。
ーンオン用内側ゲート電極G1とターンオフ専用
外側ゲート電極G2とアノード電極Ａを形成する。
SiO2は接合表面を保護するための酸化膜である。
埋込ゲート層P2 +のパターンは同図ｂに示すよ
うに円環状カソード・エミツタ層N2及びN3層に
対向するよう円環状に構成され、N3層に対向す
る部分は帯状に全面に形成され、N2層に対向す
る部分は放射状に等角度配列のスリツトＳ部分を
有して主電流路が形成される。
うに円環状カソード・エミツタ層N2及びN3層に
対向するよう円環状に構成され、N3層に対向す
る部分は帯状に全面に形成され、N2層に対向す
る部分は放射状に等角度配列のスリツトＳ部分を
有して主電流路が形成される。
この構成において、カソードＫとゲートG1間
に順方向にオンゲート電流を流すことによりター
ンオンさせる。このとき、矢印IAで示す主電流は
埋込ゲート層P2 +の形成されないスリツト部Ｓを
通つてアノードＡからカソードＫに流れる。次
に、ゲート電極G2とカソード電極Ｋ間にカソー
ド接合を逆バイアスするようにオフゲート電圧を
印加することによりターンオフさせる。このと
き、主電流IAは各スリツトからP2 +層方向へ矢印
IA′のように引き出され、さらに矢印IA″のように
N3層直下位置の方向へ流れ、カソードベースP2 -
層を通つて矢印IAのようにN3層を順方向に流
れてゲート電極G2に達してオフゲート電流にな
る。
に順方向にオンゲート電流を流すことによりター
ンオンさせる。このとき、矢印IAで示す主電流は
埋込ゲート層P2 +の形成されないスリツト部Ｓを
通つてアノードＡからカソードＫに流れる。次
に、ゲート電極G2とカソード電極Ｋ間にカソー
ド接合を逆バイアスするようにオフゲート電圧を
印加することによりターンオフさせる。このと
き、主電流IAは各スリツトからP2 +層方向へ矢印
IA′のように引き出され、さらに矢印IA″のように
N3層直下位置の方向へ流れ、カソードベースP2 -
層を通つて矢印IAのようにN3層を順方向に流
れてゲート電極G2に達してオフゲート電流にな
る。
この埋込ゲート型GTOサイリスタにおいては、
ゲート電極G2とカソード電極Ｋ間に印加した電
圧の大部分は埋込ゲート層P2 +のうちのスリツト
Ｓで挾まれる領域PR部分にかけられる。この抵
抗は第２図を参照して説明する。
ゲート電極G2とカソード電極Ｋ間に印加した電
圧の大部分は埋込ゲート層P2 +のうちのスリツト
Ｓで挾まれる領域PR部分にかけられる。この抵
抗は第２図を参照して説明する。
第２図において、スリツトＳは幅ｄ、長さａ、
素子中心からの最大径（外寸法）ｂ、P2 +層に設
けるスリツト数ｎとすると、スリツトＳを流れて
いた主電流が一様に埋込ゲート層P2 +側へ流れる
ときの半径ｒからｒ＋Δr間の抵抗ΔRは次の(1)式
で表わすことができる。
素子中心からの最大径（外寸法）ｂ、P2 +層に設
けるスリツト数ｎとすると、スリツトＳを流れて
いた主電流が一様に埋込ゲート層P2 +側へ流れる
ときの半径ｒからｒ＋Δr間の抵抗ΔRは次の(1)式
で表わすことができる。
ΔR＝PSΔr／（2πr／ｎ）−ｄ ………(1)
但し、PSは埋込ゲート層のシート抵抗である。
一方、半径ｒの埋込層を通つて流れる電流の大
きさＩ（ｒ）は次の(2)式で表わすことができる。
きさＩ（ｒ）は次の(2)式で表わすことができる。
Ｉ（ｒ）＝IA／Ｇ・ｒ−ｂ＋ａ／na ………(2)
但し、Ｇは主電流IAとゲート電流IGの比であ
る。
る。
上記(1)と(2)式からｒ＝ｂ−ａからｒ＝ｂまでの
電圧降下Ｖは次の(3)式で表わされる。
電圧降下Ｖは次の(3)式で表わされる。
Ｖ＝PS／2π・IA／Ｇ１−〔（ｂ−ａ−nd／2π／ａ
）ln｛（ｂ−nd／2π）／（ｂ−ａ−nd／2π）｝〕……
…(3) 従つて、PR部分の等価抵抗Req1は下記(4)式とな
る。
）ln｛（ｂ−nd／2π）／（ｂ−ａ−nd／2π）｝〕……
…(3) 従つて、PR部分の等価抵抗Req1は下記(4)式とな
る。
Req1＝Ｖ／（IA／Ｇ）
＝PS／2π〔１−（ｂ−ａ−nd／2π／ａ）ln
｛（ｂ−nd／2π／（ｂ−ａ−nd／2π）｝〕 ………(4)
また、主電流がスリツトＳの最小径（内寸法）
位置ｒ＝ｂ−ａに集中してそこから埋込ゲート層
に流れ込む場合の等価抵抗Req2は幾何学的な値と
等しく次の(5)式になる。
位置ｒ＝ｂ−ａに集中してそこから埋込ゲート層
に流れ込む場合の等価抵抗Req2は幾何学的な値と
等しく次の(5)式になる。
Req2＝PS／2πln｛（ｂ−nd／2π）／（ｂ−ａ−nd
／2π）｝………(5) また、主電流が流れるスリツトＳの全面積はＡ
は Ａ＝ｎ×ａ×ｄ ………(6) になる。
／2π）｝………(5) また、主電流が流れるスリツトＳの全面積はＡ
は Ａ＝ｎ×ａ×ｄ ………(6) になる。
これらのことから、PS、ｂ、ｄ、Ａが一定の条
件下でスリツト数ｎを変えた場合の等価抵抗
Req1，Req2は第３図に示すように変化し、等価抵
抗を最小にするｎの値が存在することが判つた。
件下でスリツト数ｎを変えた場合の等価抵抗
Req1，Req2は第３図に示すように変化し、等価抵
抗を最小にするｎの値が存在することが判つた。
そこで、本発明にあつては、等価抵抗Req1，
Req2が最小又は最小に近い値になるようスリツト
の個数、大きさを設計した構造とすることによ
り、オフゲート電源電圧を低くして可制御電流の
大きい素子を得る。
Req2が最小又は最小に近い値になるようスリツト
の個数、大きさを設計した構造とすることによ
り、オフゲート電源電圧を低くして可制御電流の
大きい素子を得る。
具体的設計としては、定常許容電流からスリツ
トＳの全面積Ａ及びカソード幅ｄを決めることで
ｎ＝Ａ／ad＝Ｋ／ａなる定数Ｋとなる。
トＳの全面積Ａ及びカソード幅ｄを決めることで
ｎ＝Ａ／ad＝Ｋ／ａなる定数Ｋとなる。
従つて、上記(4)、(5)式を用いてReq1，Req2が最
小又は最小に近い値になるようｎ又はａを求める
ことでスリツト寸法が求められる。
小又は最小に近い値になるようｎ又はａを求める
ことでスリツト寸法が求められる。
本発明に基づいた設計例として、埋込ゲート層
P2 +のスリツト幅ｄ＝300μm・ｂ＝17.5mm、PS＝
0.65Ω、Ａ＝３cm2、ｎ＝170個としたとき、カソ
ードとゲート間に40Vの逆バイアスを印加するこ
とにより1000Aの主電流をしや断することができ
た。
P2 +のスリツト幅ｄ＝300μm・ｂ＝17.5mm、PS＝
0.65Ω、Ａ＝３cm2、ｎ＝170個としたとき、カソ
ードとゲート間に40Vの逆バイアスを印加するこ
とにより1000Aの主電流をしや断することができ
た。
以上のとおり、本発明は埋込ゲート層に形成す
るスリツト大きさ、個数を適当にすることで埋込
ゲート層の掃引抵抗を低減し、ターンオフゲート
電圧低減又は可制御電流を大きくして確実なるタ
ーンオフを可能にする効果がある。
るスリツト大きさ、個数を適当にすることで埋込
ゲート層の掃引抵抗を低減し、ターンオフゲート
電圧低減又は可制御電流を大きくして確実なるタ
ーンオフを可能にする効果がある。
第１図は埋込ゲート型GTOサイリスタの構造
図、第２図は本発明を説明するための埋込ゲート
層構成図、第３図は本発明を説明するためのPR
部分等価抵抗特性図である。 P2 +…埋込ゲート層、Ｓ…スリツト、G1…オン
用ゲート電極、G2…オフ専用ゲート電極。
図、第２図は本発明を説明するための埋込ゲート
層構成図、第３図は本発明を説明するためのPR
部分等価抵抗特性図である。 P2 +…埋込ゲート層、Ｓ…スリツト、G1…オン
用ゲート電極、G2…オフ専用ゲート電極。
Claims (1)
- 【特許請求の範囲】 １ P1N1P2N2層を有し該P2ベース層中に埋込ゲ
ート層として高濃度不純物層P2 +を所定のパター
ンでスリツトを有して埋込形成した埋込ゲート型
ゲートターンオフサイリスタにおいて、埋込ゲー
ト層は素子中心から放射状に等間隔配置する複数
の短柵状スリツトを有するパターンとし、スリツ
ト幅ｄとスリツト外径ｂと埋込ゲート層のシート
抵抗Psとスリツト数ｎとスリツト長さａとによ
つて求める次式の埋込ゲート層の掃引抵抗Req1，
Req2 Req1＝Ps／2π〔１−（ｂ−ａ−nd／2π／ａ） ×ln｛（ｂ−nd／2π）／（ｂ−ａ−nd／2π）｝〕 Req2＝Ps／2πln〔（ｂ−nd／2π）／（ｂ−ａ−nd／
2π）｝ が最小又は最小に近い値になるよう該埋込ゲート
層のスリツト数とスリツト大きさに構成したこと
を特徴とする埋込ゲート型ゲートターンオフサイ
リスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56136643A JPS5837963A (ja) | 1981-08-31 | 1981-08-31 | 埋込ゲ−ト型ゲ−トタ−ンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56136643A JPS5837963A (ja) | 1981-08-31 | 1981-08-31 | 埋込ゲ−ト型ゲ−トタ−ンオフサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5837963A JPS5837963A (ja) | 1983-03-05 |
| JPS6362908B2 true JPS6362908B2 (ja) | 1988-12-05 |
Family
ID=15180106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56136643A Granted JPS5837963A (ja) | 1981-08-31 | 1981-08-31 | 埋込ゲ−ト型ゲ−トタ−ンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5837963A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0691245B2 (ja) * | 1985-06-26 | 1994-11-14 | 株式会社日立製作所 | ゲ−トタ−ンオフサイリスタ |
| JPH01103871A (ja) * | 1987-10-16 | 1989-04-20 | Meidensha Corp | 埋込ゲート型半導体制御素子 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607394B2 (ja) * | 1978-08-18 | 1985-02-23 | 株式会社明電舎 | 半導体制御素子 |
| JPS5934147Y2 (ja) * | 1978-09-02 | 1984-09-21 | 株式会社明電舎 | ゲ−トタ−ンオフサイリスタ |
-
1981
- 1981-08-31 JP JP56136643A patent/JPS5837963A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5837963A (ja) | 1983-03-05 |
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