JPS6364149A - プログラムロ−ド方法 - Google Patents
プログラムロ−ド方法Info
- Publication number
- JPS6364149A JPS6364149A JP20832586A JP20832586A JPS6364149A JP S6364149 A JPS6364149 A JP S6364149A JP 20832586 A JP20832586 A JP 20832586A JP 20832586 A JP20832586 A JP 20832586A JP S6364149 A JPS6364149 A JP S6364149A
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- JP
- Japan
- Prior art keywords
- program
- board
- bus
- ram
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ｃｐｕを搭載した複数の基板を接続してなる
装置のプログラムを実行するプログラムロード方法に関
するものである。
装置のプログラムを実行するプログラムロード方法に関
するものである。
従来の技術
第２図は従来例の構成を示している。第２図において、
１は装置全体を管理する中央処理部（例えばマイクロプ
ロセッサ）を搭載した第１の基板、２は固有の機能を実
現するために中央処理部（例えばマイクロプロセッサ）
を搭載し、第１の基板１の中央処理部の管理下で動作す
る第２の基板、３は基板１と２とを電気的に接続するた
めの外部パスライン、４は中央処理部、６はプログラム
が格納されているリードオンリーメモリ（ＲＯＭ）、６
は中央処理部４七ＲＯλＩ５とを接続するための内部バ
スライン、７は基板１と基板２との間でデータの送受を
行うためのデュアルポー１− ＲＡＭ（ＤＰ、ＲＡＭ）
、８は電源部である。
１は装置全体を管理する中央処理部（例えばマイクロプ
ロセッサ）を搭載した第１の基板、２は固有の機能を実
現するために中央処理部（例えばマイクロプロセッサ）
を搭載し、第１の基板１の中央処理部の管理下で動作す
る第２の基板、３は基板１と２とを電気的に接続するた
めの外部パスライン、４は中央処理部、６はプログラム
が格納されているリードオンリーメモリ（ＲＯＭ）、６
は中央処理部４七ＲＯλＩ５とを接続するための内部バ
スライン、７は基板１と基板２との間でデータの送受を
行うためのデュアルポー１− ＲＡＭ（ＤＰ、ＲＡＭ）
、８は電源部である。
次に上記従来例の動作について説明する。装置立上げ時
、電源部８から外部パスライン３を介して第１の基板１
および第２の基板２へ電源が供給される。第２の基板２
では電源が供給されることにより、中央処理部４がリセ
ットされＲＯＭ５の特定の番地に書かれているプログラ
ムを読み出しプログラムの実行を開始する。第１の基板
１ても第２の基板２と同様の手順でプログラム実行が開
始され、Ｄ Ｐ 、 ＲＡ Ｍ了を介してデータの送受
を行いこの装置が運用される。
、電源部８から外部パスライン３を介して第１の基板１
および第２の基板２へ電源が供給される。第２の基板２
では電源が供給されることにより、中央処理部４がリセ
ットされＲＯＭ５の特定の番地に書かれているプログラ
ムを読み出しプログラムの実行を開始する。第１の基板
１ても第２の基板２と同様の手順でプログラム実行が開
始され、Ｄ Ｐ 、 ＲＡ Ｍ了を介してデータの送受
を行いこの装置が運用される。
発明が解決しようとする問題点
しかしながら、上記従来の方法では第２の基板２のプロ
グラムがＲＯＭ ５に書換えが不可能な状態で搭載され
ているため、第２の基板２固有の機能に追加や変更があ
った場合はＲＯＭ ５を第２の基板２から覗りはすし、
追加や変更を行った新たなプログラムを書込んだＲＯＭ
を第２の基板２に実装しなければならない。
グラムがＲＯＭ ５に書換えが不可能な状態で搭載され
ているため、第２の基板２固有の機能に追加や変更があ
った場合はＲＯＭ ５を第２の基板２から覗りはすし、
追加や変更を行った新たなプログラムを書込んだＲＯＭ
を第２の基板２に実装しなければならない。
このため、ＲＯＭ ５の取りはずしおよび実装作業とい
う手間がかかり、この作業が多発するとＲＯＮ１６と第
２の基板２との接触不良で装置が誤動作をおこすという
問題点があった。
う手間がかかり、この作業が多発するとＲＯＮ１６と第
２の基板２との接触不良で装置が誤動作をおこすという
問題点があった。
本発明はこのような従来の問題を解決するものであり、
ＲＯ〜１の取り；まずしおよび実装作業を無くし、接触
不良を生じさせない優れたプログラムロード方法を提供
することを目的とするものである。
ＲＯ〜１の取り；まずしおよび実装作業を無くし、接触
不良を生じさせない優れたプログラムロード方法を提供
することを目的とするものである。
問題点を解決するための手段
本発明は上記目的を達成するために、第２の基板２のＲ
ＯＭ５の代りに、新たにプログラム格納用ＲＡ Ｍと内
部／外部バス切換部とアドレス制御部とｃｐｕバス分離
部とを設け、第１の基板１から追加および変更になった
プログラムを新たに設けたＲ Ａ Ｍに書き込めるよう
にしたものである。
ＯＭ５の代りに、新たにプログラム格納用ＲＡ Ｍと内
部／外部バス切換部とアドレス制御部とｃｐｕバス分離
部とを設け、第１の基板１から追加および変更になった
プログラムを新たに設けたＲ Ａ Ｍに書き込めるよう
にしたものである。
作 用
本発明によれば、第１の基板から変更になったプログラ
ムを第２の基板に新たに設けたブロクラム格納用ＲＡ
ｈｌに書き込めるため、第２の基板のプログラムを基板
の取りはずし、実装、ＲＯＭの増りはずし、実装作業な
しに変更でき、前記接触不良による誤動作を生じさせな
いきいう効果を有する。
ムを第２の基板に新たに設けたブロクラム格納用ＲＡ
ｈｌに書き込めるため、第２の基板のプログラムを基板
の取りはずし、実装、ＲＯＭの増りはずし、実装作業な
しに変更でき、前記接触不良による誤動作を生じさせな
いきいう効果を有する。
実施例
第１図は本発明の一実施例の構成を示すものである。第
１図において９は装置全体を管理する中央処理部（例え
ばマイクロプロセッサ）を搭載した第１の基板、１０は
固有の機能を実現するために中央処理部（例えばマイク
ロプロセッサ）を搭載し第１の基板９の中央処理部の管
理下で動作する第２の基板、１１は第１の基板９と第２
の基板１０とを電気的に接続するための外部パスライン
、１２は中央処理部、１３はプログラム格納用ランダム
アクセスメモリ（ＲＡＭ）、１４はプログラム格納用Ｒ
ＡＭ１３を外部パスラインに接続するか内部パスライン
に接続するかを切換える内部／外部バス切換部、１５は
中央処理部１２を内部パスラインから分離するバス分離
部、１６は第１の基板９からのプログラム格納ＲＡＭ１
３用のアドレス信号によりバス切換部１４とバス分離部
１６を制御するアドレス制御部、１７は中央処理部１２
を初期化するためのリセット信号線、１８は内部パスラ
イン、１９は第１の基板９と第２の基板１０とでデータ
を送受するためのプーアルポートＲＡＭ（ＤＰ、ＲＡＭ
）、２０は装置全体へ電源を供給するための電源部であ
る。
１図において９は装置全体を管理する中央処理部（例え
ばマイクロプロセッサ）を搭載した第１の基板、１０は
固有の機能を実現するために中央処理部（例えばマイク
ロプロセッサ）を搭載し第１の基板９の中央処理部の管
理下で動作する第２の基板、１１は第１の基板９と第２
の基板１０とを電気的に接続するための外部パスライン
、１２は中央処理部、１３はプログラム格納用ランダム
アクセスメモリ（ＲＡＭ）、１４はプログラム格納用Ｒ
ＡＭ１３を外部パスラインに接続するか内部パスライン
に接続するかを切換える内部／外部バス切換部、１５は
中央処理部１２を内部パスラインから分離するバス分離
部、１６は第１の基板９からのプログラム格納ＲＡＭ１
３用のアドレス信号によりバス切換部１４とバス分離部
１６を制御するアドレス制御部、１７は中央処理部１２
を初期化するためのリセット信号線、１８は内部パスラ
イン、１９は第１の基板９と第２の基板１０とでデータ
を送受するためのプーアルポートＲＡＭ（ＤＰ、ＲＡＭ
）、２０は装置全体へ電源を供給するための電源部であ
る。
次に上記実施例の動作について説明する。装置立上げ時
、電源部２ｏから外部バスライン１１を介して第１の基
板９および第２の基板１０へ電源が供給される。この時
、第２の基板１０のバス切換部１４のスイッチは外部パ
スライン１１側へたおれプログラム格納用ＲＡＭ１３は
外部パスライン１１に接続される。同時にバス分離部１
５のスイッチは開放状態となり中央処理部１２はバスか
ら分離され第２の基板１Ｑの内部へのアクセスが上 禁夛される。その後、第１の基板９は外部パスライン１
１を介してフ知グラム格納用ＲＡＭ１３に第２の基板１
０のプログラムを書き込む。そして最後にプログラムの
書き込み終了をアドレス制御部１６に通知するためにフ
知グラム格納！’ｔＡλ（１３の特定番地（例えば実行
すべきプログラムが利用しない番地）をアクセスする。
、電源部２ｏから外部バスライン１１を介して第１の基
板９および第２の基板１０へ電源が供給される。この時
、第２の基板１０のバス切換部１４のスイッチは外部パ
スライン１１側へたおれプログラム格納用ＲＡＭ１３は
外部パスライン１１に接続される。同時にバス分離部１
５のスイッチは開放状態となり中央処理部１２はバスか
ら分離され第２の基板１Ｑの内部へのアクセスが上 禁夛される。その後、第１の基板９は外部パスライン１
１を介してフ知グラム格納用ＲＡＭ１３に第２の基板１
０のプログラムを書き込む。そして最後にプログラムの
書き込み終了をアドレス制御部１６に通知するためにフ
知グラム格納！’ｔＡλ（１３の特定番地（例えば実行
すべきプログラムが利用しない番地）をアクセスする。
アドレス制御部１６は、プログラムの書き込み終了を検
出しバス切換部１４とバス分離部１５に対して次の制御
信号を送出する。バス切換部１４に対しては、プログラ
ム格納用ＲＡＭ１３を内部パスライン１８に接続する信
号を、バス分離部１５に対しては中央処理部１２を内部
パスライン１８に接続する信号を送出する。バス切換部
１４は前述した信号に基づきプログラム格納用ＲＡＭ１
３を内部バスライン１８に接続し、バス分離部１５は中
央処理部１２を内部パスライン１８に接続し中央処理部
１２に対しリセット信号線１７を用いてリセット信号を
発行する。この段階で中央処理部１２は内部パスライン
１８に接続され、さらにリセットがかかり初期化される
ので、プログラム格納用ＲＡＭ１３からプログラムを読
み出し実行する。そして第２の基板１ｏが始動したこと
により、ＤＰ、ＲＡＭ１９を介して第１の基板９との間
でデータの送受が行われる。
出しバス切換部１４とバス分離部１５に対して次の制御
信号を送出する。バス切換部１４に対しては、プログラ
ム格納用ＲＡＭ１３を内部パスライン１８に接続する信
号を、バス分離部１５に対しては中央処理部１２を内部
パスライン１８に接続する信号を送出する。バス切換部
１４は前述した信号に基づきプログラム格納用ＲＡＭ１
３を内部バスライン１８に接続し、バス分離部１５は中
央処理部１２を内部パスライン１８に接続し中央処理部
１２に対しリセット信号線１７を用いてリセット信号を
発行する。この段階で中央処理部１２は内部パスライン
１８に接続され、さらにリセットがかかり初期化される
ので、プログラム格納用ＲＡＭ１３からプログラムを読
み出し実行する。そして第２の基板１ｏが始動したこと
により、ＤＰ、ＲＡＭ１９を介して第１の基板９との間
でデータの送受が行われる。
上記実施例によれば、第１の基板９からプログラムを第
２の基板１０のプログラム格納用ＲＡＭ１３へ格納する
ため、プログラムの変更がＲＯＭのように取りはずし作
業が不要となるとともに、プログラム格納用ＲＡλ１１
３の特定番地へのアクセスという単純な動作のみで中央
処理部１２を簡単に動作させることができるという利点
をもつ。
２の基板１０のプログラム格納用ＲＡＭ１３へ格納する
ため、プログラムの変更がＲＯＭのように取りはずし作
業が不要となるとともに、プログラム格納用ＲＡλ１１
３の特定番地へのアクセスという単純な動作のみで中央
処理部１２を簡単に動作させることができるという利点
をもつ。
発明の効果
本発明は上記実施例より明らかなように、第２の基板に
プログラム格納用ＲＡＭとバス切換部とバス分離部とア
ドレス制御部とを設けるようにしたものであり、第２の
基板に搭載するすべてのプログラムを第１の基板から容
易に変更できるため、第２の基板のプログラムを基板の
取りはずし、実装、ＲＯＭの取りはずし、実装作業なし
に変更でき、前記接触不良による誤動作を生じさせない
という効果を有する。
プログラム格納用ＲＡＭとバス切換部とバス分離部とア
ドレス制御部とを設けるようにしたものであり、第２の
基板に搭載するすべてのプログラムを第１の基板から容
易に変更できるため、第２の基板のプログラムを基板の
取りはずし、実装、ＲＯＭの取りはずし、実装作業なし
に変更でき、前記接触不良による誤動作を生じさせない
という効果を有する。
第１図は本発明の一実施例におけるプログラムロード方
法を実施する装置のブロック図、第２図は従来のプログ
ラムロード方法を実施する装置のブロック図である。 ９°°°第１の基板、１０・・・第２の基板、１１・・
・外部パスライン、１２・・・中央処理部、１３・・・
グログラム格納用ＲＡＭ、１４・バス切換部、１６・・
・バス分離部、１６ アドレス制御部、１７・・・リセ
ット信号線、１８・°・内部バスライン、１９・・・デ
ュアルポートＲＡＭ、２０・・・電源部。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
法を実施する装置のブロック図、第２図は従来のプログ
ラムロード方法を実施する装置のブロック図である。 ９°°°第１の基板、１０・・・第２の基板、１１・・
・外部パスライン、１２・・・中央処理部、１３・・・
グログラム格納用ＲＡＭ、１４・バス切換部、１６・・
・バス分離部、１６ アドレス制御部、１７・・・リセ
ット信号線、１８・°・内部バスライン、１９・・・デ
ュアルポートＲＡＭ、２０・・・電源部。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Claims (1)
- 装置全体を管理する中央処理部を搭載した第１の基板と
、装置の機能の一部を実現するための中央処理部を搭載
した第２の基板とを外部バスを介して接続し、上記第２
の基板上にプログラム格納用ＲＡＭとアドレス制御部と
バス切換部とバス分離部とを設け、電源投入時に第２の
基板の中央処理部を内部バスから切り離し、かつ上記プ
ログラム格納用ＲＡＭを外部バスに接続し、上記第１の
基板からプログラムをこのプログラム格納用ＲＡＭに書
込み、書込み終了後に上記第１の基板の中央処理部から
の命令により上記第２の基板の中央処理部と上記プログ
ラム格納用ＲＡＭを内部バスに接続してプログラムを実
行することを特徴とするプログラムロード方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20832586A JPS6364149A (ja) | 1986-09-04 | 1986-09-04 | プログラムロ−ド方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20832586A JPS6364149A (ja) | 1986-09-04 | 1986-09-04 | プログラムロ−ド方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6364149A true JPS6364149A (ja) | 1988-03-22 |
Family
ID=16554394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20832586A Pending JPS6364149A (ja) | 1986-09-04 | 1986-09-04 | プログラムロ−ド方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6364149A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56108154A (en) * | 1980-01-31 | 1981-08-27 | Meidensha Electric Mfg Co Ltd | Microprogram debug system |
-
1986
- 1986-09-04 JP JP20832586A patent/JPS6364149A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56108154A (en) * | 1980-01-31 | 1981-08-27 | Meidensha Electric Mfg Co Ltd | Microprogram debug system |
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