JPS636475A - 集積回路試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積回路試験装置に関し、特にランダムロジ
ック集積回路試験装置に関する。

〔従来の技術〕

従来、この種の集積回路試験装置（ＩＣテスタ）に於い
ては、測定ヘッドを複数有し、交互に別々のＩＣを測定
できる様になっており、従って、片方の測定ヘッドでＩ
Ｃの試験（以下テストと称す）を行なっている場合でも
、そのテストとテストとの間に、もう−方の測定ヘッド
でテストをするべく、次のテストパタンデータを書込む
事が可能となっている。即ち、通常ＩＣテストでは、Ｉ
ＣテストのＩＣテストパタン記憶部（パタンメモリン上
のパタンデータを順次読出しながら、ＩＣパタンに印加
、及び判定を行なっており、この時は、制御コンピュー
タに於いて、次のパタンデータの書込みは禁止され、テ
ストパタンに書込みを開始する様になっていた。

〔発明が解決しようとする問題点〕

上述した従来の回路だけでは、テスト中であることを示
すテスト中信号が、故障等の障害で制御コンピュータへ
伝達されない場合や、制御コンピュータそのものの障害
が発生した場合、テスト中であってもパタンデータを、
パタンメモリへ書込む事が可能となってしまい、従って
この場合、データを書込むメモリアドレスがテスト中の
為に、読出し途中のアドレスを指す事となり、次のパタ
ンデータを正規のメモリアドレスに書込めないばかりで
なく、現在テスト中の、即ち、読出し中のメモリアドレ
スに、次のパタンデータを書込む事となり、パタンデー
タの内容を書換えてしまう事となり、生産作業に障害を
もたらすばかりでなく、故障復旧作業に於いても、多大
なる調査時間を要し、生産性が悪くなるという欠点があ
る。

本発明の目的は誤動作によってパターンメモリの内容が
破壊されるのを防止した集積回路試験装置牙提供するこ
とにある。

〔問題点を解決するための手段〕 本発明の集積回路試験装置は、テストパタンを記憶する
パタンメモリと、アドレス情報、テスＩ・パタンデータ
及び書込読出信号を発生し前記パタンメモリを制御する
パタン制御部と、外部機器からテストパタンデータを読
込み前記パタン制御部に供給する制御コンピュータと、
前記パタンメモリに書込んだテストパタンデータの最終
アドレスを記憶する最終書込アドレス記憶回路、前記最
終アドレスと前記パタン制御部からアクセスされるテス
トパタンメモリアドレスを比較する比較回路及び前記比
較回路の出力に応じて前記書込読出信号を読出信号又は
書込信号に変換して前記パタンメモリに伝達する読出書
込信号変換回路からなるパタンメモリ監視回路とを含ん
でなるものである。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図は本発明一実施例の主要部のブロック図である。

この実施例は、テストパタンを記憶するパタンメモリ１
００と、アドレス情報、テストパタンデータ及び書込読
出信号を発生しパタンメモリ１００を制御するパタン制
御部２００と、外部機器４００からテストパタンデータ
を読込みパタン制御部２００に供給する制御コンピュー
タ３００と、パタンメモリ１００に書込んだテストパタ
ーンデータの最新アドレスを記憶する最終書込アドレス
記憶回路５０３、最終アドレスのパタン制御部２００か
らアクセスされるテストパタンメモリアドレスを比較す
る比較回路５０２及び比較回路５０２の出力に応じて書
込読出信号を読出信号又は書込信号に変換してパタンメ
モリ２００に伝達する読出書込信号変換回路５０１から
なるパタンメモリ監視回路５００とを含んでなる。

従来のＩＣテスタは、その働きの一部として、テストパ
タンデータを記憶するパタンメモリ１００、アドレス情
報２０１．テストパタンデータ２０２、書込読出信号２
０３を発生させるパタン制御部２００を有し、通常、テ
ストに於いては、その旨を制御コンピュータ３００にテ
スト中信号２Ｑ４としてコンピュータライン３０１に送
出し次のテストパタンデータの外部機器４００からの読
込み及び、パタンメモリ１００への書込きを禁止してい
る。しかし、テスト中信号２０４や、制御コンピュータ
３００に於いて、障害が発生した場合、テスト中で、パ
タンメモリ１００からテストパタンデータを読出しとし
ていても、制御コンピュータ３００は、その事態を感知
できず、外部機器４００から、次のテストパタンデータ
をパタン制御部２００に対し、パタンメモリ１００へ書
込むべく信号をコンピュータパスライン３０１に送出し
ていまい、従って、ＩＣテスタとしての正常な動作が行
なえない事となる。

しかし、本発明のＩＣテスタにおいては、パタンメモリ
１００と、パタン制御部２００の間に、先に記憶させた
、パタンデータの最終書込アドレスを一時的に記憶する
最終書込アドレス記憶回路５０３、現在、動作中のアド
レスと、最終書込アドレス記憶回路５０３の内容を比較
判定する比較判定回路５０２、及び比較して、最終アド
レスよりも、小さいアドレスの場合には、読出し信号に
、逆に、大きい場合には書込み信号に変換する読出書込
信号変換回路５０１を、それぞれ有するパタンメモリ監
視回路５００を追加せしめ、読出書込信号変換回路５０
１からパターンメモリ１００へ、読出し又は、書込み信
号を書込　読出信号５０４として送出する。

従って、すでに書込んだパタンメモリ１００の最終アド
レス以下のアドレスがパタン制御部２０（〕から発せら
れた場合、制御コンピュータ３００に於いて、それが書
込み信号であったとしても、パタンメモリ監視回路５０
０によって、必ず読出し信号となる為、前述した欠点、
即ち、すでに書込まれたパタンデータを破壊せしめる事
がなくなり、ＩＣテスタの機能上の信頼性が向上する事
は明白である。

し発明の効果〕 以上説明した様に、本発明はパタンメモリ監視回路を有
しているので、パタンメモリにすでに書込まれたテスト
パタンデータが、ＩＣテスタの故障によって破壊される
ことが防止され、ＩＣ試験の生産性が向上するという効
果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の主要部のブロック図である
。 １００・・・パタンメモリ、２００・・・パタン制御部
、２０１・・・パタンメモリアドレス情報、２０２・・
・テストパターンデータ情報、２０３・・・パタンメモ
リの書込読出信号（パタン制御側〉、２０４・・・テス
ト中信号、３００・・・制御コンピュータ、３０１・・
・コンピュータ・パスライン、４００・・・外部機器（
コンピュータ周辺機器＞、５００・・・パタンメモリ監
視回路、５０１・・・読出書込信号変換回路、５０２・
・・アドレスデータの比較判定回路、５０３・・・最終
書込アドレス記憶回路、５０４・・・パタンメモリ書込
読出信号（パタンメモリ側）。 ＼」′

Claims (1)

【特許請求の範囲】
1. テストパタンを記憶するパタンメモリと、アドレス情報
   、テストパタンデータ及び書込読出信号を発生し前記パ
   タンメモリを制御するパタン制御部と、外部機器からテ
   ストパタンデータを読込み前記パタン制御部に供給する
   制御コンピュータと、前記パタンメモリに書込んだテス
   トパタンデータの最終アドレスを記憶する最終書込アド
   レス記憶回路、前記最終アドレスと前記パタン制御部か
   らアクセスされるてテストパタンメモリアドレスを比較
   する比較回路及び前記比較回路の出力に応じて前記書込
   読出信号を読出信号又は書込信号に変換して前記パタン
   メモリに伝達する読出書込信号変換回路からなるパタン
   メモリ監視回路とを含んでなることを特徴とする集積回
   路試験装置。