JPS636476A - ハイブリツドｉｃの試験方法 - Google Patents
ハイブリツドｉｃの試験方法Info
- Publication number
- JPS636476A JPS636476A JP61150962A JP15096286A JPS636476A JP S636476 A JPS636476 A JP S636476A JP 61150962 A JP61150962 A JP 61150962A JP 15096286 A JP15096286 A JP 15096286A JP S636476 A JPS636476 A JP S636476A
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- JP
- Japan
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- voltage
- power supply
- hybrid
- power source
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- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的１
（産業上の利用分野）
本発明は、ＣＭＯＳ型ＩＣを搭載したハイブリッドＩＣ
における０ＭＯ３型ＩＣへの電源配線の断線の有無等を
試験するのに最適なハイブリッドＩＣの試験方法に関す
る。
における０ＭＯ３型ＩＣへの電源配線の断線の有無等を
試験するのに最適なハイブリッドＩＣの試験方法に関す
る。
〈従来の技術）
従来から０ＭＯ３型ＩＣの入力段には、クランプダイオ
ードが介挿されている。すなわち第２図に示すように、
入力端子１と電源端子２との間に、ダイオードＤＩ 、
０２のアノード側を入力端子１側に、カソード側を電源
端子２側に接続して介挿するとともに、ダイオードＤ＋
、Ｄ２のアノード側にグランド端子３を接続して構成
されている。
ードが介挿されている。すなわち第２図に示すように、
入力端子１と電源端子２との間に、ダイオードＤＩ 、
０２のアノード側を入力端子１側に、カソード側を電源
端子２側に接続して介挿するとともに、ダイオードＤ＋
、Ｄ２のアノード側にグランド端子３を接続して構成
されている。
そして、これらのダイオードＤＩ、Ｄ２はいずれも０Ｍ
Ｏ３型ＩＣのチップ内部に設けられており、入力端子２
にグランドレベルより低い電圧あるいは電源より高い電
圧が印加された場合に、これがＣＭＯ３型ＩＣ型部Ｃ内
部ンジスタ下＋、Ｔ２に印加されるのを防ぐ役目を果た
している。
Ｏ３型ＩＣのチップ内部に設けられており、入力端子２
にグランドレベルより低い電圧あるいは電源より高い電
圧が印加された場合に、これがＣＭＯ３型ＩＣ型部Ｃ内
部ンジスタ下＋、Ｔ２に印加されるのを防ぐ役目を果た
している。
またこのようなダイオードＤ＋ 、Ｄ２を入力段に有す
る０ＭＯ３型ＩＣにおいては、電源電圧と等しい電圧を
未使用の入力端子１に印加し、これらの端子を処理する
ことが行なわれている。
る０ＭＯ３型ＩＣにおいては、電源電圧と等しい電圧を
未使用の入力端子１に印加し、これらの端子を処理する
ことが行なわれている。
（発明が解決しようとする問題点） ゛しかしなが
らこのような従来の０ＭＯ３型ＩＣでは、電源端子２に
電圧を印加しない状態で入力端子１に電源電圧に等しい
電圧を印加すると、ダイオードＤ１が順方向になり、入
力端子１からこのダイオードＤ１を介して電源端子２に
見かけ上の電圧が印加される。
らこのような従来の０ＭＯ３型ＩＣでは、電源端子２に
電圧を印加しない状態で入力端子１に電源電圧に等しい
電圧を印加すると、ダイオードＤ１が順方向になり、入
力端子１からこのダイオードＤ１を介して電源端子２に
見かけ上の電圧が印加される。
従って、この場合電源配線の断線等で０ＭＯ３型ＩＣの
電源端子２に電源からの電圧が印加されない状態におい
ても入力端子１から印加された電圧により０ＭＯ３型Ｉ
Ｃが動作し、断線等が検出されないことがめった。
電源端子２に電源からの電圧が印加されない状態におい
ても入力端子１から印加された電圧により０ＭＯ３型Ｉ
Ｃが動作し、断線等が検出されないことがめった。
本発明はこのような問題を解決するためになされたもの
で、チップ内部に入力クランプダイオードを有する０Ｍ
Ｏ３型ＩＣを搭載したハイブリッドＩＣにおいて、その
０ＭＯ３型ＩＣへの電源配線の断線の有無さらには入力
クランプダイオードの動特性をも容易にかつ正確に試験
をすることができるハイブリットＩＣの試験方法を提供
することを目的とする。
で、チップ内部に入力クランプダイオードを有する０Ｍ
Ｏ３型ＩＣを搭載したハイブリッドＩＣにおいて、その
０ＭＯ３型ＩＣへの電源配線の断線の有無さらには入力
クランプダイオードの動特性をも容易にかつ正確に試験
をすることができるハイブリットＩＣの試験方法を提供
することを目的とする。
［発明の構成］
（問題点を解決するための手段）
すなわち本発明のハイブリッドＩＣの試験方法は、入力
端子と電源端子との間に入力クランプダイオードが介挿
された０ＭＯ３型ＩＣを搭載したハイブリッドＩＣの試
験方法において、前記入力端子に電圧を印加するととも
に前記電源端子に電気信号計測搬器を接続し、電気信号
を測定することを特徴としている。
端子と電源端子との間に入力クランプダイオードが介挿
された０ＭＯ３型ＩＣを搭載したハイブリッドＩＣの試
験方法において、前記入力端子に電圧を印加するととも
に前記電源端子に電気信号計測搬器を接続し、電気信号
を測定することを特徴としている。
（作用）
本発明のハイブリッドＩＣの試験方法において、０ＭＯ
３型ＩＣへの電源配線が断線等がなく正しくなされてい
れば、入力端子に印加された電圧に従った一定の電圧が
電源端子に生起することになる。
３型ＩＣへの電源配線が断線等がなく正しくなされてい
れば、入力端子に印加された電圧に従った一定の電圧が
電源端子に生起することになる。
そこで、この生起された電圧を電源端子に接続した電気
信号計測機器により測定するこてにより、電源配線の断
線の有無さらには入力クランプダイオードの動特性をも
容易にかつ正確に試験をすることができるようになる。
信号計測機器により測定するこてにより、電源配線の断
線の有無さらには入力クランプダイオードの動特性をも
容易にかつ正確に試験をすることができるようになる。
（実施例）
以下、本発明の実施例を図面に基づいて説明する。
第１は本発明の一実施例を示す配線図である。
同図に示すように、このハイブリッドＩＣには、２つの
ＣＭＯ３型Ｏ３１，２が搭載されている。
ＣＭＯ３型Ｏ３１，２が搭載されている。
これらのＩＣはそれぞれ第２図と同じ構成の入力段を介
して入力端子ＩＮＯ〜４、ＩＮ５〜９に接続されている
。またこれらのＣＭ ＯＳ型ＩＣＩ、２に接続された電
源端子４．５には、これらのＣＭＯ３型ＩＣＩ、２の配
線パターンに接続されている。
して入力端子ＩＮＯ〜４、ＩＮ５〜９に接続されている
。またこれらのＣＭ ＯＳ型ＩＣＩ、２に接続された電
源端子４．５には、これらのＣＭＯ３型ＩＣＩ、２の配
線パターンに接続されている。
そして入力端子ＩＮＯ〜９のいずれかに、電圧源ＶＳ６
を接続し、電源端子４．５に電圧計Ｖ）１７を接続して
いる。
を接続し、電源端子４．５に電圧計Ｖ）１７を接続して
いる。
このように構成した実施例においては、通常電圧計ＶＨ
７に、電圧源Ｖｓ６の電圧１直からＣＭＯ８型ＩＣＩあ
るいはＣＭ ＯＳ型ＩＣ２内部のクランプダイオードの
順方向の電圧降下分をさし引いた電圧の値が測定される
。
７に、電圧源Ｖｓ６の電圧１直からＣＭＯ８型ＩＣＩあ
るいはＣＭ ＯＳ型ＩＣ２内部のクランプダイオードの
順方向の電圧降下分をさし引いた電圧の値が測定される
。
しかしながら図にＸで示すように、例えばＣＭＯ８型Ｏ
８１への電源配線に断線があった場合において、このＩ
Ｃの入力端子ＩＮＯ〜４に電圧源Ｖｓ６を接続したとき
、電圧計Ｖ）ｌ ７電圧が観測されない。このことから
電源配線の断線の有無および位置を容易に判定すること
ができる。
８１への電源配線に断線があった場合において、このＩ
Ｃの入力端子ＩＮＯ〜４に電圧源Ｖｓ６を接続したとき
、電圧計Ｖ）ｌ ７電圧が観測されない。このことから
電源配線の断線の有無および位置を容易に判定すること
ができる。
なお、以上の実施例においては、入力端子に直流電源を
接続し、電源端子に電気信号計測は器として電圧計を接
続した例について説明したが、本発明はこの例に限定さ
れない。
接続し、電源端子に電気信号計測は器として電圧計を接
続した例について説明したが、本発明はこの例に限定さ
れない。
すなわち、電圧源として交流電源を使用するとともに電
源端子にオシロスコープを接続することにより、電源配
線の断線の有無ばかりでなく、０ＭＯ３型ＩＣに含まれ
たクランプダイオードの動特性をも測定することができ
る。
源端子にオシロスコープを接続することにより、電源配
線の断線の有無ばかりでなく、０ＭＯ３型ＩＣに含まれ
たクランプダイオードの動特性をも測定することができ
る。
［発明の効果］
以上の説明から明らかなように本発明によれば、ハイブ
リッドＩＣにおいて０ＭＯ３型ＩＣへの電源配線の断線
の有無さらには入力クランプダイオードの動特性をも容
易にかつ正確に試験することができる。
リッドＩＣにおいて０ＭＯ３型ＩＣへの電源配線の断線
の有無さらには入力クランプダイオードの動特性をも容
易にかつ正確に試験することができる。
第１図は本発明の方法の一実施例を示す配線図、第２図
は０ＭＯ３型ＩＣの入力段を示す配線図である。 ＩＮＯ〜９・・・入力端子 ４．５・・・電源端子 ＩＣ１、ＩＣ２・・・・・・・・・０ＭＯ３型ＩＣ６・
・・・・・・・・・・・・・・・・・・・・電圧源７・
・・・・・・・・・・・・・・・・・・・・電圧計出願
人 株式会社 東芝 代理人 弁理士 須 山 佐 − 第２図
は０ＭＯ３型ＩＣの入力段を示す配線図である。 ＩＮＯ〜９・・・入力端子 ４．５・・・電源端子 ＩＣ１、ＩＣ２・・・・・・・・・０ＭＯ３型ＩＣ６・
・・・・・・・・・・・・・・・・・・・・電圧源７・
・・・・・・・・・・・・・・・・・・・・電圧計出願
人 株式会社 東芝 代理人 弁理士 須 山 佐 − 第２図
Claims (1)
- （１）入力端子と電源端子との間に入力クランプダイオ
ードが介挿されたＣＭＯＳ型ＩＣを搭載したハイブリッ
ドＩＣの試験方法において、前記入力端子に電圧を印加
するとともに前記電源端子に電気信号計測機器を接続し
、電気信号を測定することを特徴とするハイブリッドＩ
Ｃの試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150962A JPS636476A (ja) | 1986-06-27 | 1986-06-27 | ハイブリツドｉｃの試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150962A JPS636476A (ja) | 1986-06-27 | 1986-06-27 | ハイブリツドｉｃの試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS636476A true JPS636476A (ja) | 1988-01-12 |
Family
ID=15508239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61150962A Pending JPS636476A (ja) | 1986-06-27 | 1986-06-27 | ハイブリツドｉｃの試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS636476A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007309955A (ja) * | 2006-05-15 | 2007-11-29 | Canon Inc | 扉開閉検知装置及び画像形成装置 |
| JP2012251772A (ja) * | 2011-05-31 | 2012-12-20 | Renesas Electronics Corp | 半導体装置、電子機器、および半導体装置の検査方法 |
-
1986
- 1986-06-27 JP JP61150962A patent/JPS636476A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007309955A (ja) * | 2006-05-15 | 2007-11-29 | Canon Inc | 扉開閉検知装置及び画像形成装置 |
| JP2012251772A (ja) * | 2011-05-31 | 2012-12-20 | Renesas Electronics Corp | 半導体装置、電子機器、および半導体装置の検査方法 |
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