JPS6365784A - Ｃｒｔ表示装置 - Google Patents
Ｃｒｔ表示装置Info
- Publication number
- JPS6365784A JPS6365784A JP61210068A JP21006886A JPS6365784A JP S6365784 A JPS6365784 A JP S6365784A JP 61210068 A JP61210068 A JP 61210068A JP 21006886 A JP21006886 A JP 21006886A JP S6365784 A JPS6365784 A JP S6365784A
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- JP
- Japan
- Prior art keywords
- clock
- circuit
- phase difference
- computer
- video ram
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- Controls And Circuits For Display Device (AREA)
- Studio Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、ＣＲＴ表示装置に係り、特には、ビデオＲＡ
Ｍに記ｔαされたコンピュータ画像と、テレビジョン放
送画像とを重ね合わせるスーパーインポーズ機能を備え
たＣＲＴ表示装置に関する。
Ｍに記ｔαされたコンピュータ画像と、テレビジョン放
送画像とを重ね合わせるスーパーインポーズ機能を備え
たＣＲＴ表示装置に関する。
（従来技術）
この種のＣＲＴ表示装置では、スーパーインポーズされ
る画像の乱れの防止するために、テレビジョン受像機か
らの映像信号のタイミングとパーソナルコンピュータシ
ステムからの映像信号とのタイミングを合わせる必要が
ある。そのために、テレビジョン受像機などからの外部
同期信号と、コンピュータ同期信号との位相差を求めて
、その差分の期間、クロック発振回路を停止させること
によって、両方の同期信号の同期をとっている。
る画像の乱れの防止するために、テレビジョン受像機か
らの映像信号のタイミングとパーソナルコンピュータシ
ステムからの映像信号とのタイミングを合わせる必要が
ある。そのために、テレビジョン受像機などからの外部
同期信号と、コンピュータ同期信号との位相差を求めて
、その差分の期間、クロック発振回路を停止させること
によって、両方の同期信号の同期をとっている。
第３図はこのような従来のＣＲＴ表示装置の同期結合回
路の構成の概略を示したブロック図、第４図はその動作
波形図である。以下、第３図および第４図に従って従来
例の動作を説明する。
路の構成の概略を示したブロック図、第４図はその動作
波形図である。以下、第３図および第４図に従って従来
例の動作を説明する。
同期合わせ回路８には、テレビジョン受像機等から外部
水平同期信号τ■（第４図（ａｌ参照）と、外部垂直同
期信号τ■（第４図（ｄｌ参照）とが与えられる。一方
、クロック分周回路２の出力は水平・垂直間Ｍ信号発生
回路４に与えられる。水平・垂直同期信号発生回路４か
ら出力されたコンピュータ同期信号である水平同期信号
ＰＨ（第４図ｆｂｌ参照）と垂直同期信号ＰＶ（第４図
（ｅｌ参照）とが同期合わせ回路８に与えられる。これ
により、同期合わせ回路８からは外部同期信号πＴｒ、
Ｔｎとコンピュータ同期信号ＰＨ，ＰＶとの位相差に応
じた位相差分信号■下ｙ（第４図（Ｃ１，ｆｆｌ参照）
が出力される。これらの位相差分信号ＩＴｙがクロック
分周回路２のクロック停止側？１１端子ＣＴに与えられ
ることによって、位相差分信号「ＴＴがアクティブ（’
ＬＪレベル）の間、クロック分周回路２の出力が禁止さ
れる。このようにしてコンピュータ同期信号ＰＨ，ＰＶ
の位相が調整されることによって、コンピュータ同期信
号ＰＨ，ＰＶが外部同期信号τ■、τ■に同期される。
水平同期信号τ■（第４図（ａｌ参照）と、外部垂直同
期信号τ■（第４図（ｄｌ参照）とが与えられる。一方
、クロック分周回路２の出力は水平・垂直間Ｍ信号発生
回路４に与えられる。水平・垂直同期信号発生回路４か
ら出力されたコンピュータ同期信号である水平同期信号
ＰＨ（第４図ｆｂｌ参照）と垂直同期信号ＰＶ（第４図
（ｅｌ参照）とが同期合わせ回路８に与えられる。これ
により、同期合わせ回路８からは外部同期信号πＴｒ、
Ｔｎとコンピュータ同期信号ＰＨ，ＰＶとの位相差に応
じた位相差分信号■下ｙ（第４図（Ｃ１，ｆｆｌ参照）
が出力される。これらの位相差分信号ＩＴｙがクロック
分周回路２のクロック停止側？１１端子ＣＴに与えられ
ることによって、位相差分信号「ＴＴがアクティブ（’
ＬＪレベル）の間、クロック分周回路２の出力が禁止さ
れる。このようにしてコンピュータ同期信号ＰＨ，ＰＶ
の位相が調整されることによって、コンピュータ同期信
号ＰＨ，ＰＶが外部同期信号τ■、τ■に同期される。
しかしながら、上述した従来例は、クロック分周回路２
の出力によってビデオＲＡＭアクセス回路６のタイミン
グをコントロールしているために、位相差分信号ｙＴＹ
がアクティブの間、クロック分周回路２の出力が禁止さ
れると、その間はビデオＲＡ Ｍアクセス回路６に対す
るアクセスも禁止されることになる。そうして、図示し
ないＣＰＬＩがビデオＲＡＭアクセス回路６をアクセス
してし、る途中でアクセスが禁止されると、これが解除
されるまでＣＰＵは非常に長いあいだ待機しなければな
らなくなり、コンピュータシステムの処理効率が著しく
低下するなどの問題を生じる。
の出力によってビデオＲＡＭアクセス回路６のタイミン
グをコントロールしているために、位相差分信号ｙＴＹ
がアクティブの間、クロック分周回路２の出力が禁止さ
れると、その間はビデオＲＡ Ｍアクセス回路６に対す
るアクセスも禁止されることになる。そうして、図示し
ないＣＰＬＩがビデオＲＡＭアクセス回路６をアクセス
してし、る途中でアクセスが禁止されると、これが解除
されるまでＣＰＵは非常に長いあいだ待機しなければな
らなくなり、コンピュータシステムの処理効率が著しく
低下するなどの問題を生じる。
（発明の目的）
本発明は、このような事情に層みてなされたものであっ
て、コンピュータ同期信号と外部向１ｔＪｌ信号との同
期をとるにあたって、ビデオＲＡＭのアクセス禁止期間
を最小限に抑えて、コンピュータシステムの処理効率を
向上させることを目的としている。
て、コンピュータ同期信号と外部向１ｔＪｌ信号との同
期をとるにあたって、ビデオＲＡＭのアクセス禁止期間
を最小限に抑えて、コンピュータシステムの処理効率を
向上させることを目的としている。
（発明の構成）
本発明は、このような目的を達成するために、次のよう
な構成をとる。
な構成をとる。
即ち、本発明は、ビデオＲＡＭに記憶されたコンピュー
タ画像と、テレビジョン放送画像とを重ね合わせるスー
パーインポーズ方式をとるＣＲＴ表示装置であって、 外部同期信号とコンピュータ同期信号との同期をとる第
１クロック系と、前記ビデオＲＡＭのアクセスタイミン
グをコントロールする第２クロック系とを備え、 前記第１クロック系は、 クロックパルスを分周して第１クロックを出力する第１
クロック分周回路と、 前記第１クロックに基づきコンピュータ同期信号を発生
する水平・垂直同期信号発生回路と、前記コンピュータ
同Ｍ信号と外部同期信号とを与えられることによって両
同期信号の位相差に対応した第１位相差分信号を出力し
、この第１位相差分信号のアクティブ期間中、第１クロ
ック分周回路を停止させることによって両同期信号の同
期をとる同期合わせ回路とを含み、 前記第２クロック系は、 前記クロックパルスを分周して第２クロックを出力する
第２クロック分周回路と、 前記第２クロックと前記第１位相差分信号とを与えられ
る論理回路とを含み、 前記論理回路は、第１位相差分信号のアクティブ期間が
終了した後に、第１クロックと第２クロックとの位相差
に対応した第２位相差分信号を出力し、この第２位相差
分信号のアクティブ期間中、第２クロック分周回路を停
止させることによって、第２クロックを第１クロックに
同期させることを特徴としている・。
タ画像と、テレビジョン放送画像とを重ね合わせるスー
パーインポーズ方式をとるＣＲＴ表示装置であって、 外部同期信号とコンピュータ同期信号との同期をとる第
１クロック系と、前記ビデオＲＡＭのアクセスタイミン
グをコントロールする第２クロック系とを備え、 前記第１クロック系は、 クロックパルスを分周して第１クロックを出力する第１
クロック分周回路と、 前記第１クロックに基づきコンピュータ同期信号を発生
する水平・垂直同期信号発生回路と、前記コンピュータ
同Ｍ信号と外部同期信号とを与えられることによって両
同期信号の位相差に対応した第１位相差分信号を出力し
、この第１位相差分信号のアクティブ期間中、第１クロ
ック分周回路を停止させることによって両同期信号の同
期をとる同期合わせ回路とを含み、 前記第２クロック系は、 前記クロックパルスを分周して第２クロックを出力する
第２クロック分周回路と、 前記第２クロックと前記第１位相差分信号とを与えられ
る論理回路とを含み、 前記論理回路は、第１位相差分信号のアクティブ期間が
終了した後に、第１クロックと第２クロックとの位相差
に対応した第２位相差分信号を出力し、この第２位相差
分信号のアクティブ期間中、第２クロック分周回路を停
止させることによって、第２クロックを第１クロックに
同期させることを特徴としている・。
次に、上述した構成を備えた本発明の詳細な説明する。
第１クロック系によってコンピュータ同期信号と外部同
期信号との同期合わせが行われている期間中も、第２ク
ロック系の第２クロック分周回路は動作しているから、
ＣＰＵはビデオＲＡＭをアクセスすることができる。ま
た、第１クロックと第２クロックとの同期合わせのため
に、第１クロックと第２クロックの位相差分の間、第２
クロック分周回路が停止してＣＰｔＪからのアクセスが
禁止される。しかし、第１クロックと第２クロックの位
相差分は、第１．第２クロックの１サイクル以内である
から、ビデオＲＡＭのアクセスが禁止される期間は僅か
である。
期信号との同期合わせが行われている期間中も、第２ク
ロック系の第２クロック分周回路は動作しているから、
ＣＰＵはビデオＲＡＭをアクセスすることができる。ま
た、第１クロックと第２クロックとの同期合わせのため
に、第１クロックと第２クロックの位相差分の間、第２
クロック分周回路が停止してＣＰｔＪからのアクセスが
禁止される。しかし、第１クロックと第２クロックの位
相差分は、第１．第２クロックの１サイクル以内である
から、ビデオＲＡＭのアクセスが禁止される期間は僅か
である。
（実施例）
以下、本発明の一実施例を図面に基づいて詳細に説明す
る。
る。
第１図は本発明の一実施例に係るＣＲＴ表示装置におけ
る同期結合回路の構成を示したブロック図である０本実
施例の特徴は、同期信号用の第１クロック系ＩＯの他に
、ビデオＲＡＭのアクセスコントロール用の第２クロッ
ク系２０とを備えたことにある。
る同期結合回路の構成を示したブロック図である０本実
施例の特徴は、同期信号用の第１クロック系ＩＯの他に
、ビデオＲＡＭのアクセスコントロール用の第２クロッ
ク系２０とを備えたことにある。
第１クロック系１０は、外部同期信号とコンピュータ同
期信号とを同期するためのクロック系であって、第１ク
ロック分周回路１２と水平・垂直同期信号発生回路１４
と同期合わせ回路１６とから構成されている。
期信号とを同期するためのクロック系であって、第１ク
ロック分周回路１２と水平・垂直同期信号発生回路１４
と同期合わせ回路１６とから構成されている。
第２クロック系２０は、図示しないビデオＲＡＭなどの
ＣＲＴ制御クロックに同期したアクセスを行うために設
けられたクロック系であって、第２クロック分周回路２
２、フリップフロップＦＦ１、ＦＦ２、ゲート回路Ｇ１
．Ｇ２から構成されている。フリップフロップＦＦ１．
ＦＦ２、ゲート回路Ｇｌ、Ｇ２は、発明の構成の欄にお
いて説明した論理回路に対応している。第２クロック分
周回路２２の出力はビデオＲＡＭアクセス回路３０に与
えられる。
ＣＲＴ制御クロックに同期したアクセスを行うために設
けられたクロック系であって、第２クロック分周回路２
２、フリップフロップＦＦ１、ＦＦ２、ゲート回路Ｇ１
．Ｇ２から構成されている。フリップフロップＦＦ１．
ＦＦ２、ゲート回路Ｇｌ、Ｇ２は、発明の構成の欄にお
いて説明した論理回路に対応している。第２クロック分
周回路２２の出力はビデオＲＡＭアクセス回路３０に与
えられる。
次に、上述した構成を備えた実施例の動作を第２図に従
って説明する。
って説明する。
第２図ｆｂｌに示した外部同期信号τ■と、第２図（Ｃ
１に示したコンピュータ同期信号Ｐ Ｈとの間に位相差
があると、同期合わせ回路Ｉ６は第２図（ｃｌ＋に示し
た第１位相差分信号■丁７ゴを出力する。この第１位相
差分信号「Ｔ７］がアクティブの期間中、第１クロック
分周回路１２の出力である第１クロックａが停止して（
第２図（ａｌ参照）両同期信号の位相合わせが行われる
。このような第１クロック系１０の動作は第３図に示し
た従来例の動作と同様である。
１に示したコンピュータ同期信号Ｐ Ｈとの間に位相差
があると、同期合わせ回路Ｉ６は第２図（ｃｌ＋に示し
た第１位相差分信号■丁７ゴを出力する。この第１位相
差分信号「Ｔ７］がアクティブの期間中、第１クロック
分周回路１２の出力である第１クロックａが停止して（
第２図（ａｌ参照）両同期信号の位相合わせが行われる
。このような第１クロック系１０の動作は第３図に示し
た従来例の動作と同様である。
一方、第２クロック系２０の第２クロック分周回路２２
の出力である第２クロックｅは、第２図ｔｅｌに示され
ている。第１位相差分信号ｎがアクティブの期間中、フ
リップフロップＦＦＩがブリセントされて、その出力ｆ
はｒ Ｉ−Ｉ Ｊレベルとなる。そして、第１クロック
ａの停止期間が終了して、次の第１クロックａの立ち上
がりでトリガが掛かって、出力ｒは’ＬＪレベルになる
。出力ｆと第１位相差分信号ＭＴ１ゴとがゲート回路Ｇ
１に与えられることにより、その出力ｇは第１クロック
分周回路１２の停止が解除されてから、次の第１クロッ
クａが立ち上がるまでのｊＩＩ１間、「Ｌ」レベルにな
る（第２図（ｇ＋参照）。一方、フリ７プフロツプＦＦ
２は第２クロックｅの立ち上がりでトリガが掛かって第
１位相差分信号ＭＩＸＩの状ｇ （’ＬＪレヘル）をラ
ッチする。その結果、フリップフロップＦＦ２の回出力
ｅは第２図（ｈｌに示したようになる。この出力ｅとゲ
ート回路ＣＩの出力ｇとがゲート回路Ｇ２に与えられる
ことによって、ゲート回路Ｇ２の出力は第２図ｆｉｌに
示したようになる。この出力が第２クロック系２０の第
２位相差分信号ｙＴＴ］として第２クロック分周回路２
２の制御端子ＣＴに与えられる。これにより第２クロ、
り分周回路２２は、位相差分信号ｙＴ７］がアクティブ
の期間中、停止する。そして、第２クロック分周回路２
２の停止解除が第１クロックａと同期して行われること
によって、第１クロックａと第２クロックｅとの同期が
とられる。なお、第２図において、Ｔ１期間は第１クロ
ック分周回路１２の停止期間を、Ｔ２は第２クロック分
周回路２２の停止期間を、それぞれ示している。そして
、前記Ｔ２期間の間、ＣＰ ＵがビデオＲＡ Ｍに対し
てアクセスすることが禁止される。
の出力である第２クロックｅは、第２図ｔｅｌに示され
ている。第１位相差分信号ｎがアクティブの期間中、フ
リップフロップＦＦＩがブリセントされて、その出力ｆ
はｒ Ｉ−Ｉ Ｊレベルとなる。そして、第１クロック
ａの停止期間が終了して、次の第１クロックａの立ち上
がりでトリガが掛かって、出力ｒは’ＬＪレベルになる
。出力ｆと第１位相差分信号ＭＴ１ゴとがゲート回路Ｇ
１に与えられることにより、その出力ｇは第１クロック
分周回路１２の停止が解除されてから、次の第１クロッ
クａが立ち上がるまでのｊＩＩ１間、「Ｌ」レベルにな
る（第２図（ｇ＋参照）。一方、フリ７プフロツプＦＦ
２は第２クロックｅの立ち上がりでトリガが掛かって第
１位相差分信号ＭＩＸＩの状ｇ （’ＬＪレヘル）をラ
ッチする。その結果、フリップフロップＦＦ２の回出力
ｅは第２図（ｈｌに示したようになる。この出力ｅとゲ
ート回路ＣＩの出力ｇとがゲート回路Ｇ２に与えられる
ことによって、ゲート回路Ｇ２の出力は第２図ｆｉｌに
示したようになる。この出力が第２クロック系２０の第
２位相差分信号ｙＴＴ］として第２クロック分周回路２
２の制御端子ＣＴに与えられる。これにより第２クロ、
り分周回路２２は、位相差分信号ｙＴ７］がアクティブ
の期間中、停止する。そして、第２クロック分周回路２
２の停止解除が第１クロックａと同期して行われること
によって、第１クロックａと第２クロックｅとの同期が
とられる。なお、第２図において、Ｔ１期間は第１クロ
ック分周回路１２の停止期間を、Ｔ２は第２クロック分
周回路２２の停止期間を、それぞれ示している。そして
、前記Ｔ２期間の間、ＣＰ ＵがビデオＲＡ Ｍに対し
てアクセスすることが禁止される。
このようにして第１クロック系１０と第２クロック系２
０とのクロックの同期をとるのは、次の理由による。第
１クロックａは、コンピュータ同期信号を得るためだけ
でなく、ビデオＲＡＭのリフレッシュアドレスを指定す
るためのクロックとしても用いられており、第１クロッ
クａが’ＨＪレベルの期間はビデオＲＡＭの内容が読み
出されて表示される期間になっている。一方、表示期間
中はＣＰＵからのアクセスが禁止されるために、ＣＰＵ
のアクセスは出力ａが’ＬＪレベルの期間中に行われる
。したがって、ビデオＲＡＭアクセス回路３０をコント
ロールしている第２クロックｅの’ＬＪレベルの期間（
ビデオＲＡＭのアクセス期間）と、第１クロックａの’
ＬＪレベルの期間との間に時間的なズレがあると、表示
期間の間にビデオＲＡＭがアクセスされることになって
不都合である。そこで、このような両者のクロックの時
間的ずれをな（するために、第１クロックａと第２クロ
ックｅとの同期をとっているのである。
０とのクロックの同期をとるのは、次の理由による。第
１クロックａは、コンピュータ同期信号を得るためだけ
でなく、ビデオＲＡＭのリフレッシュアドレスを指定す
るためのクロックとしても用いられており、第１クロッ
クａが’ＨＪレベルの期間はビデオＲＡＭの内容が読み
出されて表示される期間になっている。一方、表示期間
中はＣＰＵからのアクセスが禁止されるために、ＣＰＵ
のアクセスは出力ａが’ＬＪレベルの期間中に行われる
。したがって、ビデオＲＡＭアクセス回路３０をコント
ロールしている第２クロックｅの’ＬＪレベルの期間（
ビデオＲＡＭのアクセス期間）と、第１クロックａの’
ＬＪレベルの期間との間に時間的なズレがあると、表示
期間の間にビデオＲＡＭがアクセスされることになって
不都合である。そこで、このような両者のクロックの時
間的ずれをな（するために、第１クロックａと第２クロ
ックｅとの同期をとっているのである。
（発明の効果）
以上の説明から明らかなように、本発明に係るＣＲＴ表
示装置は、外部同期信号とコンピュータ同期信号との同
期をとる第１クロック系と、ビデオＲＡＭのアクセスタ
イミングをコントロールする第２クロック系とを備え、
同期信号の同期合わせのために第１クロックが出力され
ていない場合であっても、第２クロックによってビデオ
ＲＡＭがアクセスでき、しかも、第１クロックと第２ク
ロックとの同期合わせのために第２クロック分周回路が
停止している期間は、第１．第２クロックの】サイクル
以内となる。
示装置は、外部同期信号とコンピュータ同期信号との同
期をとる第１クロック系と、ビデオＲＡＭのアクセスタ
イミングをコントロールする第２クロック系とを備え、
同期信号の同期合わせのために第１クロックが出力され
ていない場合であっても、第２クロックによってビデオ
ＲＡＭがアクセスでき、しかも、第１クロックと第２ク
ロックとの同期合わせのために第２クロック分周回路が
停止している期間は、第１．第２クロックの】サイクル
以内となる。
したがって、コンピュータ同期信号と外部同期信号との
同期合わせの期間中、ビデオＲＡＭのアクセスが禁止さ
れていた従来例と比較して、本発明装置のビデオＲＡＭ
のアクセス禁止期間は僅かであり、これよりＣＰＵの処
理効率を向上させることができる。
同期合わせの期間中、ビデオＲＡＭのアクセスが禁止さ
れていた従来例と比較して、本発明装置のビデオＲＡＭ
のアクセス禁止期間は僅かであり、これよりＣＰＵの処
理効率を向上させることができる。
第１図は本発明の一実施例に係るＣＲＴ表示装置におけ
る同期結合回路のブロック図、第２図は第１図に示した
実施例の動作波形図、第３図は従来例のブロック図、第
４図は第３図に示した従来例の動作波形図である。 １０・・・第１クロック系、１２・・・第１クロック分
周回路、１４・・・水平・垂直同ル１信号発生回路、１
６・・・同期合わせ回路、２０・・・第２クロック系、
２２・・・第２クロック分周回路、ＦＦＩ、ＦＦ２・・
・フリンプフロフブ、Ｃ１，Ｇ２・・・ゲート回路、３
０・・・ビデオＲＡＭアクセス回路。 第 ３ 図 （Ｋ来−ｉｆのブ゛ロックｙし第 ４
図 （従来例の動作波形図） （ｃ）如 （ｆ） 薩α
る同期結合回路のブロック図、第２図は第１図に示した
実施例の動作波形図、第３図は従来例のブロック図、第
４図は第３図に示した従来例の動作波形図である。 １０・・・第１クロック系、１２・・・第１クロック分
周回路、１４・・・水平・垂直同ル１信号発生回路、１
６・・・同期合わせ回路、２０・・・第２クロック系、
２２・・・第２クロック分周回路、ＦＦＩ、ＦＦ２・・
・フリンプフロフブ、Ｃ１，Ｇ２・・・ゲート回路、３
０・・・ビデオＲＡＭアクセス回路。 第 ３ 図 （Ｋ来−ｉｆのブ゛ロックｙし第 ４
図 （従来例の動作波形図） （ｃ）如 （ｆ） 薩α
Claims (1)
- 【特許請求の範囲】 ビデオＲＡＭに記憶されたコンピュータ画像と、テレビ
ジョン放送画像とを重ね合わせるスーパーインポーズ方
式をとるＣＲＴ表示装置であって、外部同期信号とコン
ピュータ同期信号との同期をとる第１クロック系と、前
記ビデオＲＡＭのアクセスタイミングをコントロールす
る第２クロック系とを備え、 前記第１クロック系は、 クロックパルスを分周して第１クロックを出力する第１
クロック分周回路と、 前記第１クロックに基づき前記コンピュータ同期信号を
発生する水平・垂直同期信号発生回路と、前記コンピュ
ータ同期信号と前記外部同期信号とを与えられることに
よって両同期信号の位相差に対応した第１位相差分信号
を出力し、この第１位相差分信号のアクティブ期間中、
前記第１クロック分周回路を停止させることによって両
同期信号の同期をとる同期合わせ回路とを含み、 前記第２クロック系は、 前記クロックパルスを分周して第２クロックを出力する
第２クロック分周回路と、 前記第２クロックと前記第１位相差分信号とを与えられ
る論理回路とを含み、 前記論理回路は、第１位相差分信号のアクティブ期間が
終了した後に、第１クロックと第２クロックとの位相差
に対応した第２位相差分信号を出力し、この第２位相差
分信号のアクティブ期間中、第２クロック分周回路を停
止させることによって、第２クロックを第１クロックに
同期させることを特徴とするＣＲＴ表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61210068A JPS6365784A (ja) | 1986-09-05 | 1986-09-05 | Ｃｒｔ表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61210068A JPS6365784A (ja) | 1986-09-05 | 1986-09-05 | Ｃｒｔ表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6365784A true JPS6365784A (ja) | 1988-03-24 |
| JPH0460392B2 JPH0460392B2 (ja) | 1992-09-25 |
Family
ID=16583287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61210068A Granted JPS6365784A (ja) | 1986-09-05 | 1986-09-05 | Ｃｒｔ表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6365784A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5387945A (en) * | 1988-07-13 | 1995-02-07 | Seiko Epson Corporation | Video multiplexing system for superimposition of scalable video streams upon a background video data stream |
| US5929933A (en) * | 1988-07-13 | 1999-07-27 | Seiko Epson Corporation | Video multiplexing system for superimposition of scalable video data streams upon a background video data stream |
-
1986
- 1986-09-05 JP JP61210068A patent/JPS6365784A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5387945A (en) * | 1988-07-13 | 1995-02-07 | Seiko Epson Corporation | Video multiplexing system for superimposition of scalable video streams upon a background video data stream |
| US5793439A (en) * | 1988-07-13 | 1998-08-11 | Seiko Epson Corporation | Image control device for use in a video multiplexing system for superimposition of scalable video data streams upon a background video data stream |
| US5929933A (en) * | 1988-07-13 | 1999-07-27 | Seiko Epson Corporation | Video multiplexing system for superimposition of scalable video data streams upon a background video data stream |
| US5929870A (en) * | 1988-07-13 | 1999-07-27 | Seiko Epson Corporation | Video multiplexing system for superimposition of scalable video data streams upon a background video data stream |
| USRE37879E1 (en) | 1988-07-13 | 2002-10-15 | Seiko Epson Corporation | Image control device for use in a video multiplexing system for superimposition of scalable video data streams upon a background video data stream |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0460392B2 (ja) | 1992-09-25 |
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