JPS5991730A - 安定化カウント回路 - Google Patents
安定化カウント回路Info
- Publication number
- JPS5991730A JPS5991730A JP20113582A JP20113582A JPS5991730A JP S5991730 A JPS5991730 A JP S5991730A JP 20113582 A JP20113582 A JP 20113582A JP 20113582 A JP20113582 A JP 20113582A JP S5991730 A JPS5991730 A JP S5991730A
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- JP
- Japan
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- circuit
- output
- counter
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- clear
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- Granted
Links
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- 230000010363 phase shift Effects 0.000 abstract description 3
- 230000007257 malfunction Effects 0.000 description 2
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- 238000010586 diagram Methods 0.000 description 1
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- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/38—Starting, stopping or resetting the counter
Landscapes
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明はディジタルパルスカウントするカウント回路の
構成に関する。 従来、ある一定数をカウントするカウンタ回路は第１図
のように構成される。即ち、カウンタ回路１（例えばテ
キサスインストルメント社製のフルシンクロナスカウン
タＩＣ，５Ｎ７４１６３Ｎ等）にクロックパルスＣｔを
印加すれば、カウンタ出力は０．１．２、ＩＩ＠１１１
１１１＠＠ ｎ １ｎ ＋ ｌ、・・・・ｌｌ１１１１
ノヨウニクロツクＣｌの立上りで１つづつ増加する。こ
こでクリア人力Ｃｒを１クロック区間だけ印加すれば、
カウンタ出力は強制的に０となり、次に１．２．３、・
−・・・・の如く再びカウントを続ける。従って、ある
一定周期でクリアパルスを印加すれば、カウンタ出力は
一定周期でのカウントを繰返すことになる。ここで、ク
リア人力Ｃｒが常に安定であれば、カウンタ出力も安定
に動作する。 ところが、実際の機器に応用する場合に、クリア入力が
必ずしも常に安定に得られるとは限らない。場合によっ
てはクリア入力の６１相がずれる時もあシ、クリア入力
そのものが断となる時もある。 このような場合には、カウンタ回路が誤動作し、機器と
して望ましくない状態におちいることがある。 本発明は従来の上記欠点を除去する為になされたもので
あシ、従って本発明の目的は、上述のような場合にも正
常にカウントを続けることができるようにした新規な回
路を折供することにある。 上記目的を達成する為に、本発明はクリア入力の位相が
ずれた場合には、カウンタ回路の出力をデコードして得
たパルスによりクリア入力を禁止して誤動作を起さない
ようにし、且つ常に正しい位相でカウンタ回路をクリア
するよう構成されたもう１つのデコーダ回路からの出力
をクリア端子に供給するよう構成したものである。 即ち、本発明によれば、パルスカウント回路において、
カウント出力をあらかじめ定められた数にてデコードす
る第１のデコード回路と、該第１のデコード回路の出力
により外部からのカウント回路へのリセット化＠を禁止
する回路と、あらかじめ定められた数にてデコードする
第２のデコード回路と、該第２のデコード回路の出力に
てカウント回路をリセットする回路とを具備することを
特徴とした安定化カウント回路が得られる。 次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。 第２図は本発明の一実施例を示すプ目ツク溝成図である
。図において、クリア人力Ｃ
構成に関する。 従来、ある一定数をカウントするカウンタ回路は第１図
のように構成される。即ち、カウンタ回路１（例えばテ
キサスインストルメント社製のフルシンクロナスカウン
タＩＣ，５Ｎ７４１６３Ｎ等）にクロックパルスＣｔを
印加すれば、カウンタ出力は０．１．２、ＩＩ＠１１１
１１１＠＠ ｎ １ｎ ＋ ｌ、・・・・ｌｌ１１１１
ノヨウニクロツクＣｌの立上りで１つづつ増加する。こ
こでクリア人力Ｃｒを１クロック区間だけ印加すれば、
カウンタ出力は強制的に０となり、次に１．２．３、・
−・・・・の如く再びカウントを続ける。従って、ある
一定周期でクリアパルスを印加すれば、カウンタ出力は
一定周期でのカウントを繰返すことになる。ここで、ク
リア人力Ｃｒが常に安定であれば、カウンタ出力も安定
に動作する。 ところが、実際の機器に応用する場合に、クリア入力が
必ずしも常に安定に得られるとは限らない。場合によっ
てはクリア入力の６１相がずれる時もあシ、クリア入力
そのものが断となる時もある。 このような場合には、カウンタ回路が誤動作し、機器と
して望ましくない状態におちいることがある。 本発明は従来の上記欠点を除去する為になされたもので
あシ、従って本発明の目的は、上述のような場合にも正
常にカウントを続けることができるようにした新規な回
路を折供することにある。 上記目的を達成する為に、本発明はクリア入力の位相が
ずれた場合には、カウンタ回路の出力をデコードして得
たパルスによりクリア入力を禁止して誤動作を起さない
ようにし、且つ常に正しい位相でカウンタ回路をクリア
するよう構成されたもう１つのデコーダ回路からの出力
をクリア端子に供給するよう構成したものである。 即ち、本発明によれば、パルスカウント回路において、
カウント出力をあらかじめ定められた数にてデコードす
る第１のデコード回路と、該第１のデコード回路の出力
により外部からのカウント回路へのリセット化＠を禁止
する回路と、あらかじめ定められた数にてデコードする
第２のデコード回路と、該第２のデコード回路の出力に
てカウント回路をリセットする回路とを具備することを
特徴とした安定化カウント回路が得られる。 次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。 第２図は本発明の一実施例を示すプ目ツク溝成図である
。図において、クリア人力Ｃ
【はＡＮＤ回路の１つの入
力となる（第２図ではＡＮＤ回路は一例として負入力Ａ
ＮＤ回路としている）。ＡＮＩ）回路のもう１つの入力
にはカウンタ１■をデコード回路（デコーダ）１２によ
りデコードしてに’ｄｆｃパルスの極性をインバータＺ
ＮＶによシ反転して得たノくルスを印加する。ｋＮＤ回
路の出力はＯＲ回路の入力として印□加され、ＯＲ回路
のもう１つの入力にはデコード回路（デコーダ）１３の
出力が印加される。ＯＲ回路の出力はカウンタ１１のク
リア入力に加えられている。 ここで今、本発明に係るカウンタ回路では、例えば、０
からＮまで繰返しカウントするよう構成されているとす
る。クリア人力Ｃｒとしては第３図（ａ）に示すように
へ＋１クロツク長の周期のパルス列である。（ｂ）はク
ロック人力Ｃ１、（ｃ）はカウンタ１１の出力の数値を
示している。（ｄ）は、デコード回路１３の出力であり
、カウンタ】１の出力の数値がＮの時にのみパルスを出
力する。（ｅ）は、デコード回路１２の出力であシ、カ
ウンタ１１の出力の数値がＮ−１の時にのみパルスを出
力する。デコード回路１２の出力はインバータＩＮｖに
より極性反転された後に前述のＡＮＩ）ゲート回路に加
えられる。従って、デコード回路１２の出力が存在する
期間、即ちカウンタ出力数値がＮ−１の期間はクリア人
力Ｃｒが禁止されることになる。即ちクリア入力Ｃｒの
位相が何らかの原因で第３図（ａ′）の点線部分のよう
に前に進んでしまった場合には、進んだ部分は禁止され
、ＡＮＤゲート回路の出力１ｉ（ｆ）図のようになる。 この場合、１＞７．１ｆｌの進む程度によっては（ｆ）
図中夫に示すように残り”カス”が存在するが、この部
分は（ｂ）のクロックＣｔの立上り部分をよぎらないの
で、この部分でクリア動作は起らない。従って、この場
合デコード回路１３からのパルスがＯ几ゲー）回路に供
給され、このゲート回路出力がカウンタ１１のクリア端
子に１１加されるので、カウンタ１１は正常値にてクリ
アされ、正常にカウント動作を続ける。 このように、正しくないクリア入力はデコード回路１２
の出力により禁止され、代υにデコード回路１３からの
パルスによシカウンタ１１はクリアされるので、たとえ
クリア人力が多少の位相ずれを持っていても正しくカウ
ントをワ゛コけることができる。 ここで、デコード回路１２はカウンタの値がＮ −１の
時のみ出カケ発生するものと［７て話を進めたが、例え
ば、Ｎ−２の時も出力するよう構成することは可能であ
り、この場合にはクリア人力が２クロック分進んでしま
っても、正しく）７ウントを続けることができることは
明らかである。この横は実際の応用のさいに、クリア入
力の予想される位相ずれより決定しうるものでｂる。 又、本案施例においてはカウンタの価をリセットするの
にクリア端子にクリア入力を与えるとしてきたが、カウ
ンタの値を規正できる方法でおれば他の方法を用いても
よいことはいうまでもない。 その信奉発明についてはその範囲から逸脱することなく
］（ｈ々の変更を加えて笑施できることは勿論である。
力となる（第２図ではＡＮＤ回路は一例として負入力Ａ
ＮＤ回路としている）。ＡＮＩ）回路のもう１つの入力
にはカウンタ１■をデコード回路（デコーダ）１２によ
りデコードしてに’ｄｆｃパルスの極性をインバータＺ
ＮＶによシ反転して得たノくルスを印加する。ｋＮＤ回
路の出力はＯＲ回路の入力として印□加され、ＯＲ回路
のもう１つの入力にはデコード回路（デコーダ）１３の
出力が印加される。ＯＲ回路の出力はカウンタ１１のク
リア入力に加えられている。 ここで今、本発明に係るカウンタ回路では、例えば、０
からＮまで繰返しカウントするよう構成されているとす
る。クリア人力Ｃｒとしては第３図（ａ）に示すように
へ＋１クロツク長の周期のパルス列である。（ｂ）はク
ロック人力Ｃ１、（ｃ）はカウンタ１１の出力の数値を
示している。（ｄ）は、デコード回路１３の出力であり
、カウンタ】１の出力の数値がＮの時にのみパルスを出
力する。（ｅ）は、デコード回路１２の出力であシ、カ
ウンタ１１の出力の数値がＮ−１の時にのみパルスを出
力する。デコード回路１２の出力はインバータＩＮｖに
より極性反転された後に前述のＡＮＩ）ゲート回路に加
えられる。従って、デコード回路１２の出力が存在する
期間、即ちカウンタ出力数値がＮ−１の期間はクリア人
力Ｃｒが禁止されることになる。即ちクリア入力Ｃｒの
位相が何らかの原因で第３図（ａ′）の点線部分のよう
に前に進んでしまった場合には、進んだ部分は禁止され
、ＡＮＤゲート回路の出力１ｉ（ｆ）図のようになる。 この場合、１＞７．１ｆｌの進む程度によっては（ｆ）
図中夫に示すように残り”カス”が存在するが、この部
分は（ｂ）のクロックＣｔの立上り部分をよぎらないの
で、この部分でクリア動作は起らない。従って、この場
合デコード回路１３からのパルスがＯ几ゲー）回路に供
給され、このゲート回路出力がカウンタ１１のクリア端
子に１１加されるので、カウンタ１１は正常値にてクリ
アされ、正常にカウント動作を続ける。 このように、正しくないクリア入力はデコード回路１２
の出力により禁止され、代υにデコード回路１３からの
パルスによシカウンタ１１はクリアされるので、たとえ
クリア人力が多少の位相ずれを持っていても正しくカウ
ントをワ゛コけることができる。 ここで、デコード回路１２はカウンタの値がＮ −１の
時のみ出カケ発生するものと［７て話を進めたが、例え
ば、Ｎ−２の時も出力するよう構成することは可能であ
り、この場合にはクリア人力が２クロック分進んでしま
っても、正しく）７ウントを続けることができることは
明らかである。この横は実際の応用のさいに、クリア入
力の予想される位相ずれより決定しうるものでｂる。 又、本案施例においてはカウンタの価をリセットするの
にクリア端子にクリア入力を与えるとしてきたが、カウ
ンタの値を規正できる方法でおれば他の方法を用いても
よいことはいうまでもない。 その信奉発明についてはその範囲から逸脱することなく
］（ｈ々の変更を加えて笑施できることは勿論である。
Claims (1)
- パルスカウント回路において、カウント出力をあらかじ
め定められた数にてデコードする第１のデコード回路と
、該第１のデコード回路の出力により外部からのカウン
ト回路へのリセット信号を禁止する回路と、あらかじめ
定められた数にてデコードする第２のデコード回路と、
該第２のデコード回路の出力にてカウント回路をリセッ
トする回路とを具備することを特徴とした安定化カウン
ト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20113582A JPS5991730A (ja) | 1982-11-18 | 1982-11-18 | 安定化カウント回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20113582A JPS5991730A (ja) | 1982-11-18 | 1982-11-18 | 安定化カウント回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5991730A true JPS5991730A (ja) | 1984-05-26 |
| JPS6366455B2 JPS6366455B2 (ja) | 1988-12-20 |
Family
ID=16435980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20113582A Granted JPS5991730A (ja) | 1982-11-18 | 1982-11-18 | 安定化カウント回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5991730A (ja) |
-
1982
- 1982-11-18 JP JP20113582A patent/JPS5991730A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6366455B2 (ja) | 1988-12-20 |
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