JPS6367276B2 - - Google Patents
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- Publication number
- JPS6367276B2 JPS6367276B2 JP59135208A JP13520884A JPS6367276B2 JP S6367276 B2 JPS6367276 B2 JP S6367276B2 JP 59135208 A JP59135208 A JP 59135208A JP 13520884 A JP13520884 A JP 13520884A JP S6367276 B2 JPS6367276 B2 JP S6367276B2
- Authority
- JP
- Japan
- Prior art keywords
- conductor pattern
- bubble memory
- memory element
- gate
- magnetic bubble
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【発明の詳細な説明】
発明の技術分野
本発明は電子計算装置等の記憶装置として用い
られ磁気バブルメモリ素子に関するものである。
られ磁気バブルメモリ素子に関するものである。
従来技術と問題点
従来、磁気バブルメモリ素子において、転送路
の切換えとか、バブル磁区の分割等を行なう機能
部はコンダクタ線にパルス電流を流した時に生ず
る局部磁界を利用するように構成されているが、
その際のパルス電流を供給するコンダクタパター
ンのはい回しがチツプサイズを増大させる要因の
１つとなつている。第４図は従来の偶数・奇数方
式の構造を持つた磁気バブルメモリチツプの構成
を示したものである。同図においてＡは偶数ブロ
ツク、Ｂは奇数ブロツク、３０，３０′はジエネ
レータ、３１，３１′は書き込み用メジヤーライ
ン、３２-1〜３２-o，３２′-1〜３２′-oはスワツ
プゲート、３３，３３′はそのコンダクタパター
ン、３４-1〜３４-o及び３４′-1〜３４′-oはマイ
ナーループ、３５-o〜３５-1，３５′-o〜３５′-1
はレプリケートゲート、３６，３６′はそのコン
ダクタパターン、３７，３７′は読み出し用メジ
ヤーライン、３８はデイテクタをそれぞれ示して
いる。このような構造を持つたバブルメモリチツ
プにおいて比較的大きなパルス電流が用いられる
レプリケータコンダクタ３６，３６′は負荷を軽
減させるため上下に分割されそれぞれ折返されて
いる。またスワツプゲートコンダクタ３３，３
３′をチツプの上下でボンデイングパツド数をバ
ランスさせるため折り返されている。第５図はこ
れらの折り返し点の拡大図であり、ａはレプリケ
ータ、ｂはスワツプゲート部分をそれぞれ示す。
同図において４０はゲートコンダクタパターン、
４１はパーマロイパターンをそれぞれ示してい
る。
の切換えとか、バブル磁区の分割等を行なう機能
部はコンダクタ線にパルス電流を流した時に生ず
る局部磁界を利用するように構成されているが、
その際のパルス電流を供給するコンダクタパター
ンのはい回しがチツプサイズを増大させる要因の
１つとなつている。第４図は従来の偶数・奇数方
式の構造を持つた磁気バブルメモリチツプの構成
を示したものである。同図においてＡは偶数ブロ
ツク、Ｂは奇数ブロツク、３０，３０′はジエネ
レータ、３１，３１′は書き込み用メジヤーライ
ン、３２-1〜３２-o，３２′-1〜３２′-oはスワツ
プゲート、３３，３３′はそのコンダクタパター
ン、３４-1〜３４-o及び３４′-1〜３４′-oはマイ
ナーループ、３５-o〜３５-1，３５′-o〜３５′-1
はレプリケートゲート、３６，３６′はそのコン
ダクタパターン、３７，３７′は読み出し用メジ
ヤーライン、３８はデイテクタをそれぞれ示して
いる。このような構造を持つたバブルメモリチツ
プにおいて比較的大きなパルス電流が用いられる
レプリケータコンダクタ３６，３６′は負荷を軽
減させるため上下に分割されそれぞれ折返されて
いる。またスワツプゲートコンダクタ３３，３
３′をチツプの上下でボンデイングパツド数をバ
ランスさせるため折り返されている。第５図はこ
れらの折り返し点の拡大図であり、ａはレプリケ
ータ、ｂはスワツプゲート部分をそれぞれ示す。
同図において４０はゲートコンダクタパターン、
４１はパーマロイパターンをそれぞれ示してい
る。
従来の磁気バブルメモリ素子は上記のようなコ
ンダクタのはい回しでかなりのスペースを要して
おり、そのためチツプ寸法が増大し、ひいてはコ
ストの上昇、駆動電圧の増大などを招くといつた
問題があつた。
ンダクタのはい回しでかなりのスペースを要して
おり、そのためチツプ寸法が増大し、ひいてはコ
ストの上昇、駆動電圧の増大などを招くといつた
問題があつた。
発明の目的
本発明は上記従来の問題点に鑑み、ゲートコン
ダクタパターンのはい回しを合理化し、チツプ寸
法の増大を抑えた磁気バブルメモリ素子を提供す
ることを目的とするものである。
ダクタパターンのはい回しを合理化し、チツプ寸
法の増大を抑えた磁気バブルメモリ素子を提供す
ることを目的とするものである。
発明の構成
そしてこの目的は本発明によれば、ゲートコン
ダクタパターンにパルス電流を通電する事により
バブル磁区の分割・転送制御を行なう磁気バブル
メモリ素子において、前記コンダクタパターンは
少なくともその一部が重なり合うように折り返さ
れ、その間に絶縁層を挾んで２層構造に構成さ
れ、且つその折り返し点の上下のコンダクタパタ
ーンは絶縁層に設けられたスルーホールを介して
接続されていることを特徴とする磁気バブルメモ
リ素子を提供することによつて達成される。
ダクタパターンにパルス電流を通電する事により
バブル磁区の分割・転送制御を行なう磁気バブル
メモリ素子において、前記コンダクタパターンは
少なくともその一部が重なり合うように折り返さ
れ、その間に絶縁層を挾んで２層構造に構成さ
れ、且つその折り返し点の上下のコンダクタパタ
ーンは絶縁層に設けられたスルーホールを介して
接続されていることを特徴とする磁気バブルメモ
リ素子を提供することによつて達成される。
発明の実施例
以下、本発明実施例を図面によつて詳述する。
第１図は本発明による磁気バブルメモリ素子を
説明するための断面図である。
説明するための断面図である。
同図において、１はGGG基板、２はバブル用
ガーネツト結晶、３は第１スペーサ層、４は第２
スペーサ層、５は第３スペーサ層、６は下部ゲー
トコンダクタパターン、７はパーマロイパター
ン、８はスルーホール、９は上部ゲートコンダク
タパターンをそれぞれ示す。
ガーネツト結晶、３は第１スペーサ層、４は第２
スペーサ層、５は第３スペーサ層、６は下部ゲー
トコンダクタパターン、７はパーマロイパター
ン、８はスルーホール、９は上部ゲートコンダク
タパターンをそれぞれ示す。
本実施例は第１図の如く、バブル用ガーネツト
結晶２の上に第１スペーサ層３、ゲートを構成す
る下部ゲートコンダクタパターン６、第２スペー
サ層４、パーマロイパターン７、第３スペーサ層
５を順次積層した後、所定の位置に第２、第３ス
ペーサを貫通してスルーホール８をあけ、前記下
部ゲートコンダクタパターン６に重なり合うよう
に上部コンダクタパターン９を形成し、前記のス
ルーホール８を通して上、下のコンダクタパター
ン６，９の接続を行なつたものである。
結晶２の上に第１スペーサ層３、ゲートを構成す
る下部ゲートコンダクタパターン６、第２スペー
サ層４、パーマロイパターン７、第３スペーサ層
５を順次積層した後、所定の位置に第２、第３ス
ペーサを貫通してスルーホール８をあけ、前記下
部ゲートコンダクタパターン６に重なり合うよう
に上部コンダクタパターン９を形成し、前記のス
ルーホール８を通して上、下のコンダクタパター
ン６，９の接続を行なつたものである。
このように本実施例は、ゲートコンダクタパタ
ーンの２層配線を行なうことにより、従来平面的
に折り返していたコンダクタパターンにより占め
られていたスペースを節約することができる。
ーンの２層配線を行なうことにより、従来平面的
に折り返していたコンダクタパターンにより占め
られていたスペースを節約することができる。
第２図はレプリケートゲート部に本発明を適用
した例を示した平面図である。同図において、１
０はマイナーループ、１１は読み出し用メジヤー
ライン、１２は下部ゲートコンダクタパターン、
１３は上部ゲートコンダクタパターン、１４はス
ルーホールをそれぞれ示す。
した例を示した平面図である。同図において、１
０はマイナーループ、１１は読み出し用メジヤー
ライン、１２は下部ゲートコンダクタパターン、
１３は上部ゲートコンダクタパターン、１４はス
ルーホールをそれぞれ示す。
従来、レプリケートゲートでは抵抗値を軽減さ
せるため第５図ａのように途中でコンダクタパタ
ーンを折り返し分割する方法が用いられており、
この場合のコンダクタパターンの折り返し線を配
置したことにより横方向にチツプ面積が増大する
が、本実施例では第２図に示すように下部ゲート
コンダクタパターン１２とその上に重なるように
配線された上部ゲートコンダクタパターン１３と
をその端部でスルーホール１４により接続するこ
とにより第５図ａの折り返し線の部分の面積が節
約される。
せるため第５図ａのように途中でコンダクタパタ
ーンを折り返し分割する方法が用いられており、
この場合のコンダクタパターンの折り返し線を配
置したことにより横方向にチツプ面積が増大する
が、本実施例では第２図に示すように下部ゲート
コンダクタパターン１２とその上に重なるように
配線された上部ゲートコンダクタパターン１３と
をその端部でスルーホール１４により接続するこ
とにより第５図ａの折り返し線の部分の面積が節
約される。
第３図はスワツプゲート部に本発明を適用した
例を示した平面図である。同図において、２０は
マイナーループ、２１は書き込み用メジヤーライ
ン、２２は下部ゲートコンダクタパターン、２３
は上部コンダクタパターン、２４はスルーホール
をそれぞれ示す。
例を示した平面図である。同図において、２０は
マイナーループ、２１は書き込み用メジヤーライ
ン、２２は下部ゲートコンダクタパターン、２３
は上部コンダクタパターン、２４はスルーホール
をそれぞれ示す。
従来、第４図に示した構成をとる磁気バブルメ
モリ素子ではチツプ上下で端子数をバランスさせ
るため、第５図ｂのようにスワツプゲートの端で
コンダクタが折り返されているが、本実施例で
は、第３図に示すように下部ゲートコンダクタパ
ターン２２と上部コンダクタパターン２３とをそ
の端部でスルーホールを通して接続することによ
り、第５図ｂの折り返し線部分の面積が節約され
る。
モリ素子ではチツプ上下で端子数をバランスさせ
るため、第５図ｂのようにスワツプゲートの端で
コンダクタが折り返されているが、本実施例で
は、第３図に示すように下部ゲートコンダクタパ
ターン２２と上部コンダクタパターン２３とをそ
の端部でスルーホールを通して接続することによ
り、第５図ｂの折り返し線部分の面積が節約され
る。
発明の効果
以上詳細に説明したように、本発明の磁気バブ
ルメモリ素子は、そのゲートコンダクタパターン
を２層配線とすることによりチツプ面積の増大を
防止した効果大なるものである。
ルメモリ素子は、そのゲートコンダクタパターン
を２層配線とすることによりチツプ面積の増大を
防止した効果大なるものである。
第１図は本発明による磁気バブルメモリ素子を
説明するための図、第２図及び第３図は本発明の
応用例を説明するための図、第４図は従来の偶
数・奇数方式の磁気バブルメモリ素子のレイアウ
トを示した図、第５図はそのレプリケートゲート
及びスワツプゲート部の拡大図である。 図面において、１はGGG基板、２はバブル用
ガーネツト結晶、３は第１スペーサ層、４は第２
スペーサ層、５は第３スペーサ層、６，１２，２
２は下部ゲートコンダクタパターン、７はパーマ
ロイパターン、８，１４，２４はスルーホール、
９，１３，２３は上部コンダクタパターンをそれ
ぞれ示す。
説明するための図、第２図及び第３図は本発明の
応用例を説明するための図、第４図は従来の偶
数・奇数方式の磁気バブルメモリ素子のレイアウ
トを示した図、第５図はそのレプリケートゲート
及びスワツプゲート部の拡大図である。 図面において、１はGGG基板、２はバブル用
ガーネツト結晶、３は第１スペーサ層、４は第２
スペーサ層、５は第３スペーサ層、６，１２，２
２は下部ゲートコンダクタパターン、７はパーマ
ロイパターン、８，１４，２４はスルーホール、
９，１３，２３は上部コンダクタパターンをそれ
ぞれ示す。
Claims (1)
- １ ゲートコンダクタパターンにパルス電流を通
電する事によりバブル磁区の分割・転送制御を行
なう磁気バブルメモリ素子において、前記コンダ
クタパターンは少なくともその一部が重なり合う
ように折り返され、その間に絶縁層を挾んで２層
構造に構成され、且つその折り返し点の上下のコ
ンダクタパターンは絶縁層に設けられたスルーホ
ールを介して接続されていることを特徴とする磁
気バブルメモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59135208A JPS6116091A (ja) | 1984-07-02 | 1984-07-02 | 磁気バブルメモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59135208A JPS6116091A (ja) | 1984-07-02 | 1984-07-02 | 磁気バブルメモリ素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6116091A JPS6116091A (ja) | 1986-01-24 |
| JPS6367276B2 true JPS6367276B2 (ja) | 1988-12-23 |
Family
ID=15146377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59135208A Granted JPS6116091A (ja) | 1984-07-02 | 1984-07-02 | 磁気バブルメモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6116091A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6444660U (ja) * | 1987-09-09 | 1989-03-16 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5816552B2 (ja) * | 1977-08-26 | 1983-03-31 | 工業技術院長 | バブルメモリチップ製造方法 |
| JPS57203285A (en) * | 1981-06-10 | 1982-12-13 | Nec Corp | Magnetic bubble storage device |
| JPS5832291A (ja) * | 1981-08-20 | 1983-02-25 | Nec Corp | 磁気バブル記憶装置 |
-
1984
- 1984-07-02 JP JP59135208A patent/JPS6116091A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6444660U (ja) * | 1987-09-09 | 1989-03-16 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6116091A (ja) | 1986-01-24 |
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