JPS6367300B2 - - Google Patents
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- Publication number
- JPS6367300B2 JPS6367300B2 JP3083781A JP3083781A JPS6367300B2 JP S6367300 B2 JPS6367300 B2 JP S6367300B2 JP 3083781 A JP3083781 A JP 3083781A JP 3083781 A JP3083781 A JP 3083781A JP S6367300 B2 JPS6367300 B2 JP S6367300B2
- Authority
- JP
- Japan
- Prior art keywords
- thyristor
- relay
- flip
- flop
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Relay Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、いわゆる２巻線形のラツチングリレ
ーによつて負荷を制御するようにした出力回路に
関する。
ーによつて負荷を制御するようにした出力回路に
関する。
ラツチングリレーのリレーコイルにノイズが混
入すると、誤動作を生じる。
入すると、誤動作を生じる。
したがつて本発明の目的は２巻線形ラツチング
リレーの誤動作を防ぐようにした出力回路を提供
することである。
リレーの誤動作を防ぐようにした出力回路を提供
することである。
第１図は、本発明の一実施例の電気回路図であ
る。この実施例では、操作回路１の操作によつて
照明灯などの負荷２を点灯または消灯することが
できる。操作回路１の操作によつて発光素子３か
らは光が発射される。この発光素子３からの光
は、受光素子４において受光される。検出回路５
は、受光素子４が光を受光しているき、ライン６
にローレベルの信号を導出する。このライン６か
らの信号は、トランジスタ７のベースに与えられ
る。トランジスタ７には抵抗９が直列に接続され
ており、それらの接続点１０は増幅回路１１から
フリツプフロツプ１２のクロツク入力端子CPに
与えられる。フリツプフロツプ１２は、そのクロ
ツク入力端子CPにパルス状の入力信号が与えら
れるたび毎に、データ入力端子Ｄの信号をセツト
出力端子Ｑに与え、その反転出力をリセツト出力
端子に導出する。この実施例では、リセツト入
力端子とデータ入力端子Ｄとは接続されてお
り、したがつてクロツク入力端子CPへの入力信
号のたび毎に、セツト出力端子Ｑおよびリセツト
出力端子のレベルが交互に反転する。フリツプ
フロツプ１２のセツト出力端子Ｑからの信号は、
増幅回路１３および微分コンデンサ１４を経てサ
イリスタ１５のゲートに与えられるとともに、ト
ランジスタ１６のベースに与えられる。リセツト
出力端子からの出力は、増幅回路１７から微分
コンデンサ１８を経てサイリスタ１９のゲートに
与えられるとともに、トランジスタ２０のベース
に与えられる。トランジスタ２０，１６はサイリ
スタ１５，１９のゲートに並列にそれぞれ接続さ
れる。サイリスタ１５，１９は２巻線形ラツチン
グリレー２１のリレーコイル２２，２３にそれぞ
れ直列に接続される。サイリスタ１５，１９のゲ
ートには、抵抗２４，２５がそれぞれ接続されて
おり、またノイズ防止のためのコンデンサ２６，
２７がそれぞれ接続される。
る。この実施例では、操作回路１の操作によつて
照明灯などの負荷２を点灯または消灯することが
できる。操作回路１の操作によつて発光素子３か
らは光が発射される。この発光素子３からの光
は、受光素子４において受光される。検出回路５
は、受光素子４が光を受光しているき、ライン６
にローレベルの信号を導出する。このライン６か
らの信号は、トランジスタ７のベースに与えられ
る。トランジスタ７には抵抗９が直列に接続され
ており、それらの接続点１０は増幅回路１１から
フリツプフロツプ１２のクロツク入力端子CPに
与えられる。フリツプフロツプ１２は、そのクロ
ツク入力端子CPにパルス状の入力信号が与えら
れるたび毎に、データ入力端子Ｄの信号をセツト
出力端子Ｑに与え、その反転出力をリセツト出力
端子に導出する。この実施例では、リセツト入
力端子とデータ入力端子Ｄとは接続されてお
り、したがつてクロツク入力端子CPへの入力信
号のたび毎に、セツト出力端子Ｑおよびリセツト
出力端子のレベルが交互に反転する。フリツプ
フロツプ１２のセツト出力端子Ｑからの信号は、
増幅回路１３および微分コンデンサ１４を経てサ
イリスタ１５のゲートに与えられるとともに、ト
ランジスタ１６のベースに与えられる。リセツト
出力端子からの出力は、増幅回路１７から微分
コンデンサ１８を経てサイリスタ１９のゲートに
与えられるとともに、トランジスタ２０のベース
に与えられる。トランジスタ２０，１６はサイリ
スタ１５，１９のゲートに並列にそれぞれ接続さ
れる。サイリスタ１５，１９は２巻線形ラツチン
グリレー２１のリレーコイル２２，２３にそれぞ
れ直列に接続される。サイリスタ１５，１９のゲ
ートには、抵抗２４，２５がそれぞれ接続されて
おり、またノイズ防止のためのコンデンサ２６，
２７がそれぞれ接続される。
ラツチングリレー２１のリレーコイル２２が励
磁されると、リレースイツチ２８は導通し、その
リレーコイル２２の励磁が解除されたのちにおい
てもリレースイツチ２８の導通状態が保たれる。
リレーコイル２３が励磁されると、リレースイツ
チ２８が遮断し、その後リレーコイル２３が消磁
されてもリレースイツチ２８の遮断状態が保たれ
る。
磁されると、リレースイツチ２８は導通し、その
リレーコイル２２の励磁が解除されたのちにおい
てもリレースイツチ２８の導通状態が保たれる。
リレーコイル２３が励磁されると、リレースイツ
チ２８が遮断し、その後リレーコイル２３が消磁
されてもリレースイツチ２８の遮断状態が保たれ
る。
商用交流電源２９からの電力は、リレースイツ
チ２８を介して負荷に与えられるとともに、全波
整流回路３０を介して、リレーコイル２２とサイ
リスタ１５とから成る直列回路に与えられるとと
もに、リレーコイル２３とサイリスタ１９とから
成る直列回路に与えられる。
チ２８を介して負荷に与えられるとともに、全波
整流回路３０を介して、リレーコイル２２とサイ
リスタ１５とから成る直列回路に与えられるとと
もに、リレーコイル２３とサイリスタ１９とから
成る直列回路に与えられる。
いま、フリツプフロツプ１２のセツト出力端子
Ｑがハイレベルであり、リセツト出力端子がロ
ーレベルであり、リレーコイル２２の励磁によつ
てリレースイツテ２８が導通状態にあるるものと
する。セツト出力端子Ｑ、したがつて増幅回路１
３の出力は、ハイレベルであり、トランジスタ１
６は導通している。そのためサイリスタ１９のゲ
ートは短絡されている。こうしてリレーコイル２
２の働きによつてリレースイツチ２８が導通して
いる状態では、もう１つのリレーコイル２３に対
応したサイリスタ１９はトランジスタ１６の導通
によつて常に遮断状態に保たれており、したがつ
てサイリスタ１９がノイズなどによつて導通する
恐れはない。
Ｑがハイレベルであり、リセツト出力端子がロ
ーレベルであり、リレーコイル２２の励磁によつ
てリレースイツテ２８が導通状態にあるるものと
する。セツト出力端子Ｑ、したがつて増幅回路１
３の出力は、ハイレベルであり、トランジスタ１
６は導通している。そのためサイリスタ１９のゲ
ートは短絡されている。こうしてリレーコイル２
２の働きによつてリレースイツチ２８が導通して
いる状態では、もう１つのリレーコイル２３に対
応したサイリスタ１９はトランジスタ１６の導通
によつて常に遮断状態に保たれており、したがつ
てサイリスタ１９がノイズなどによつて導通する
恐れはない。
操作回路１を操作して発光素子３から光を発射
し、その光が受光素子４によつて受光されると、
検出回路５はライン６をローレベルとし、これに
よつて接続点１０がハイレベルとなる。そのため
フリツプフロツプ１２のリセツト出力端子がハ
イレベルとなり、応じて微分コンデンサ１８から
の出力はサイリスタ１９を導通し、リレーコイル
２３が励磁される。そのためリレースイツチ２８
が遮断したままになる。このときトランジスタ２
０は導通したままであり、そのためサイリスタ１
５がノイズなどによつて導通することはない。サ
イリスタ１９は、全波整流回路３０からの単一の
パルスの期間だけ、すなわち商用交流電源２９か
らの出力の半サイクルの期間だけ導通し、その
後、遮断する。したがつてリレーコイル２３の励
磁時間が短く、電力消費量が低減される。全波整
流回路３０に代えて半波整流回路が用いられても
よく、その他の周期的な単一極性のパルスを発生
するパルス発生源が用いられてもよい。
し、その光が受光素子４によつて受光されると、
検出回路５はライン６をローレベルとし、これに
よつて接続点１０がハイレベルとなる。そのため
フリツプフロツプ１２のリセツト出力端子がハ
イレベルとなり、応じて微分コンデンサ１８から
の出力はサイリスタ１９を導通し、リレーコイル
２３が励磁される。そのためリレースイツチ２８
が遮断したままになる。このときトランジスタ２
０は導通したままであり、そのためサイリスタ１
５がノイズなどによつて導通することはない。サ
イリスタ１９は、全波整流回路３０からの単一の
パルスの期間だけ、すなわち商用交流電源２９か
らの出力の半サイクルの期間だけ導通し、その
後、遮断する。したがつてリレーコイル２３の励
磁時間が短く、電力消費量が低減される。全波整
流回路３０に代えて半波整流回路が用いられても
よく、その他の周期的な単一極性のパルスを発生
するパルス発生源が用いられてもよい。
次に、再び操作回路１や操作されると、フリツ
プフロツプ１２のセツト出力端子Ｑはハイレベル
となり、サイリスタが短時間だけ導通してリレー
コイル２２が励磁され、リレースイツチ２８が導
通したままとなる。このときトランジスタ１６は
遮断したままであり、サイリスタ１９は遮断した
ままに保たれる。
プフロツプ１２のセツト出力端子Ｑはハイレベル
となり、サイリスタが短時間だけ導通してリレー
コイル２２が励磁され、リレースイツチ２８が導
通したままとなる。このときトランジスタ１６は
遮断したままであり、サイリスタ１９は遮断した
ままに保たれる。
フリツプフロツプ１２は、その他の構成を有す
るフリツプフロツプであつてもよく、たとえば２
つの入力端子Ｒ、Ｓを有し、各入力端子Ｒ、Ｓへ
の入力信号に応答してセツト出力端子およびリセ
ツト出力端子のレベルを変えるいわゆるＲ−Ｓフ
リツプフロツプであつてもよい。
るフリツプフロツプであつてもよく、たとえば２
つの入力端子Ｒ、Ｓを有し、各入力端子Ｒ、Ｓへ
の入力信号に応答してセツト出力端子およびリセ
ツト出力端子のレベルを変えるいわゆるＲ−Ｓフ
リツプフロツプであつてもよい。
第２図は、本発明の他の実施例の電気回路図で
ある。この実施例は第１図の実施例に類似し、対
応する部分には同一の参照符を付す。注目すべき
は、トランジスタ１６，２０のベースには、増幅
回路１１からの出力が与えられることである。検
出回路５からライン６に第３図１で示す波形を有
する信号が導出された場合を想定する。ライン６
は、受光素子４が発光素子３からの光を受光して
いるパルス接続期間W1だけローレベルであり、
パルス休止期間中はハイレベルである。このよう
なライン６からの信号は、トランジスタ７によつ
て反転され、増幅回路１１の出力は、パルス接続
期間W1だけハイレベルとなる。この増幅回路１
１からのハイレベルの信号は、フリツプフロツプ
１２の安定状態を反転する。増幅回路１１の出力
がハイレベルであるパルス持続期間W1において
は、トランジスタ１６，２０は第３図３のように
遮断しており、したがつてサイリスタ１５，１９
はフリツプフロツプ１２からのセツト出力および
リセツト出力に応答する。パルス休止期間W2に
おいては、増幅回路１１の出力はローレベルであ
り、そのためトランジスタ１６，２０は導通した
ままである。これによつてサイリスタ１５，１９
は遮断したままに保たれ、ノイズによつて誤動作
することはない。
ある。この実施例は第１図の実施例に類似し、対
応する部分には同一の参照符を付す。注目すべき
は、トランジスタ１６，２０のベースには、増幅
回路１１からの出力が与えられることである。検
出回路５からライン６に第３図１で示す波形を有
する信号が導出された場合を想定する。ライン６
は、受光素子４が発光素子３からの光を受光して
いるパルス接続期間W1だけローレベルであり、
パルス休止期間中はハイレベルである。このよう
なライン６からの信号は、トランジスタ７によつ
て反転され、増幅回路１１の出力は、パルス接続
期間W1だけハイレベルとなる。この増幅回路１
１からのハイレベルの信号は、フリツプフロツプ
１２の安定状態を反転する。増幅回路１１の出力
がハイレベルであるパルス持続期間W1において
は、トランジスタ１６，２０は第３図３のように
遮断しており、したがつてサイリスタ１５，１９
はフリツプフロツプ１２からのセツト出力および
リセツト出力に応答する。パルス休止期間W2に
おいては、増幅回路１１の出力はローレベルであ
り、そのためトランジスタ１６，２０は導通した
ままである。これによつてサイリスタ１５，１９
は遮断したままに保たれ、ノイズによつて誤動作
することはない。
以上のように本発明によれば、サイリスタがノ
イズなどによつて誤つて導通することが防止さ
れ、２巻線形のラツチングリレーの誤動作が防が
れる。
イズなどによつて誤つて導通することが防止さ
れ、２巻線形のラツチングリレーの誤動作が防が
れる。
第１図は本発明の一実施例の電気回路図、第２
図は本発明の他の実施例の電気回路図、第３図は
第２図に示された実施例の動作を説明するための
波形図である。 ２……負荷、１１，１３，１７……増幅回路、
１２……フリツプフロツプ、１５，１９……サイ
リスタ、１６，２０……トランジスタ、２１……
２巻線形のラツチングリレー、２２，２３……リ
レーコイル、２８……リレースイツチ。
図は本発明の他の実施例の電気回路図、第３図は
第２図に示された実施例の動作を説明するための
波形図である。 ２……負荷、１１，１３，１７……増幅回路、
１２……フリツプフロツプ、１５，１９……サイ
リスタ、１６，２０……トランジスタ、２１……
２巻線形のラツチングリレー、２２，２３……リ
レーコイル、２８……リレースイツチ。
Claims (1)
- 【特許請求の範囲】 １ 一対のリレーコイルを有しかつそれらの各リ
レーコイルの励磁にそれぞれ対応したリレースイ
ツチのスイツチング態様を自己保持するラツチン
グリレーの前記各リレーコイルにサイリスタを直
列にそれぞれ接続し、各サイリスタのゲートに並
列にトランジスタを接続し、入力信号に応答する
フリツプフロツプの一方の出力によつて一方のサ
イリスタにゲート信号を与えるとともに他方のサ
イリスタに対応したトランジスタを導通し、他方
のサイリスタに対応したフリツプフロツプの他方
の出力によつて前記他方のサイリスタにゲート信
号を与えるとともに前記一方のサイリスタに対応
した前記トランジスタを導通することを特徴とす
る出力回路。 ２ 一対のリレーコイルを有しかつそれらの各リ
レーコイルの励磁にそれぞれ対応したリレースイ
ツチのスイツチング態様を自己保持するラツチン
グリレーの前記各リレーコイルにサイリスタを直
列にそれぞれ接続し、各サイリスタのゲートに並
列にトランジスタを接続し、入力信号の受信のた
び毎に安定状態を変えるフリツプフロツプの一方
の出力によつて一方のサイリスタにゲート信号を
与え、フリツプフロツプの他方の出力によつて他
方のサイリスタにゲート信号を与え、前記入力信
号をトランジスタにそれぞれ与え、その入力信号
の休止期間中だけ両トランジスタを導通したまま
にすることを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3083781A JPS57145231A (en) | 1981-03-03 | 1981-03-03 | Output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3083781A JPS57145231A (en) | 1981-03-03 | 1981-03-03 | Output circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57145231A JPS57145231A (en) | 1982-09-08 |
| JPS6367300B2 true JPS6367300B2 (ja) | 1988-12-23 |
Family
ID=12314804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3083781A Granted JPS57145231A (en) | 1981-03-03 | 1981-03-03 | Output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57145231A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210124346A (ko) | 2019-02-06 | 2021-10-14 | 레르 리키드 쏘시에떼 아노님 뿌르 레뜌드 에렉스뿔라따시옹 데 프로세데 조르즈 클로드 | 화합물 및 리튬 함유 막의 제조 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11004637B2 (en) * | 2018-03-22 | 2021-05-11 | Rosemount Inc. | Field device latching relay reset |
-
1981
- 1981-03-03 JP JP3083781A patent/JPS57145231A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210124346A (ko) | 2019-02-06 | 2021-10-14 | 레르 리키드 쏘시에떼 아노님 뿌르 레뜌드 에렉스뿔라따시옹 데 프로세데 조르즈 클로드 | 화합물 및 리튬 함유 막의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57145231A (en) | 1982-09-08 |
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