JPS6367667A - Ａ−ｄ変換機構を有するマイクロプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はＡ−Ｄ変換器を有するマイクロプロセッサの構
成に関する。

従来の技術 近年、ノイマン方式のマイクロプロセッサはあらゆる方
面で多用されており、その構成としては、データを一時
的に格納するメモリ手段（一般にはＲＡＭと呼ばれる。

）と、データの演算を実行する演算手段（一般にＡＬＵ
と呼ばれる。）と、逐次実行すべき命令を格納し、その
命令に基づいて前記メモリ手段と前記演算手段の動作を
コントロールする命令実行手段（一般にはプログラムメ
モリとアドレスカウンタならびにインストラクションデ
コーダにより構成される。）を備えていることに特徴づ
けられる。また、その代表的な構成が特公昭５８−３３
５８４号公報（以下、文献１と略記する。）に示されて
いる。

発明が解決しようとする問題点 前記文献１に示されるようなノイマン方式のマイクロプ
ロセッサは、あらかじめ定められた順序にしたがってデ
ータの処理を実行していくために、非同期で入力される
外部信号のエツジタイミングの取り込みが遅くなるとい
う問題を有しているが、これに対しては、従来は割り込
みという手段を用いたり、インプットキャプチャレジス
タ機構が用いられてきた。

−４、多くの機器においてはマン−マシンインターフェ
イスがアナログ量をベースにして成立しているために、
マイクロプロセッサによってアナログ信号を処理する必
要性も頻繁に発生し、多（の汎用マイクロプロセッサが
Ａ−Ｄ変換器を具備している。この種のＡ−Ｄ変換器と
しては、抵抗ネットワークと専用のスキャンカウンタに
よるＤ−Ａ変換器と、変換結果を格納するための専用の
レジスタ、およびアナログレベルコンパレータを中心に
した逐次比較型のものが主流であるが、Ａ−Ｄ変換され
た結果をＡＬＵやＲＡＭに取り込む方法としては専ら割
り込み手段が用いられていた。

このため、Ａ−Ｄ変換ｍ構のためのハードウェアの規模
はかなりのものとなり、特にワンチップのマイクロプロ
セッサにとってはチップサイズを増大させる大きな要因
となる。

問題点を解決するための手段 前記した問題点を解決するために本発明のＡ−Ｄ変換機
構を有するマイクロプロセッサは、基準クロック信号を
カウントするタイムベースカウンタと、前記タイムベー
スカウンタのカウント値をアナログ値に変換するＤ−Ａ
変換器と、前記Ｄ−Ａ変換器の出力信号と外部入力端子
に印加されるアナログ信号のレベルを比較するコンパレ
ータと、前記コンパレータの出力信号のエツジが到来し
たときに前記タイムベースカウンタからカウントデータ
を取り込み、前記命令実行手段からの特定の命令によっ
てその結果を前記演算手段もしくは前記メモリ手段に送
出するキャプチャ回路を備えている。

作用 本発明では前記した構成によって、キャプチャ回路を有
効に用いることにより５、ハードウェアの負担を軽減し
たＡ、　−Ｄ変換器を実現することができる。

実施例 以下、本発明の一実施例について図面を参照しながら説
明する。

第１図は本発明の一実施例におけるマイクロプロセッサ
の構成図を示したものであり、データを一時的に格納す
るためのレジスタ１００およびランダムアクセスメモリ
　（図中ではＲＡＭなる略記号で示されている。以下、
ＲＡＭと略記する。）２００と、ディジタルデータの算
術および論理演算を実行する１６ビツトの演算器（図中
ではＡＬＵなる略記号で示されている。以下、ＡＬＵと
略記する。）３００と、逐次実行すべき命令を格納し、
その命令に基づいてコントロールバス４５０を介して前
記レジスタ１００および前記ＲＡＭ２００と前記ＡＬＵ
３００の動作をコントロールす留命令実行回路（図中に
おいてＰＬＡなる略記号で示されている。）４００と、
クロック端子１０に印加される基準クロック信号をカウ
ントする１７ビツトのタイムベースカウンタ５００と、
カウンタバス５５０を介して前記タイムベースカウンタ
５００のカウントデータが供給され、その出力データが
前記レジスタ１００．前記ＲＡＭ２００．前記ＡＬＵ３
００に接続されるデータバス６００に送出されるキャプ
チャレジスタブロック７００と、外部信号入力端子２０
．３０．４０．５０．６０゜７０に印加され、それぞれ
異なった発生源を持つ６種類の入力信号のエツジが到来
したときに前記タイムベースカウンタ５００のカウント
データを前記キャプチャレジスタブロック７００に転送
するキャプチャコントローラ８００と、前記カウンタバ
ス５５０を介して前記タイムベースカウンタ５００のカ
ウントデータが供給され、そのアナログ出力が第１のコ
ンパレータ９００および第２のコンパレータ９５０の一
方の入力端子に送出されるＤ−Ａ変換器１０００を備え
ている。また、前記クロック端子１０に印加される基準
クロック信号はタイミングジェネレータ（図中において
ＴＧなる略記号で示されている。）１）００を介して前
記命令実行回路４００に供給され、前記データバス６０
０には読みだし専用のメモリ（ＲＯＭ）１２００．Ｉ１
０ポート１３００．第２のＤ−Ａ変換器１４００が接続
され、さらに、前記ＲＡ　Ｍ２Ｏ０および前記ＲＯＭ１
２００はそれぞれアドレスデコーダ２５０．１２５０を
有している。また、前記コンパレータ９００および９５
０の入力端子はそれぞれＡ−Ｄ変換のための第１のアナ
ログ信号入力端子８０および第２のアナログ信号入力端
子９０に接続され、その出力端子はそれぞれ前記外部信
号入力端子２０および３０に接続されている。

なお、前記キャプチャコントローラ８００と前記キャプ
チャレジスタブロック７００は、キャプチャ信号のエツ
ジが到来したときに前記タイムベースカウンタ５００か
ら最小分解精度が命令の実行サイクルよりも高いカウン
トデータを取り込み、前記命令実行回路４００からの特
定の命令によってその結果を前記ＡＬＵ３００もしくは
前記レジスタ１００あるいは前記ＲＡＭ２００に送出す
るキャプチャ回路を構成している。

以上のように構成されたマイクロプロセッサについて、
第１図に示した構成図と、第２図に示したキャプチャコ
ントローラ８００の具体的な構成図ならびに第３図に示
した主要部のタイミングチャートによりその動作を説明
する。

まず、第２図は第１図のキャプチャコントローラ８００
の具体的な構成例を示した論理回路図であり、外部信号
入力端子２０．３０．４０．５０．６０．７０には同一
＋Ｒ成のコントロールユニット８１０．　８２０゜８３
０、　８４０．　８５０．　８６０が接続されており、
前記コントロールユニット８１０〜８６０はそれぞれ共
通の基準クロック入力端子８０１とキャプチャレジスタ
ブロック７００へのデータ転送りロック入力端子８０２
を有し、さらに、個別のリセット端子８１）〜８６１と
、個別のフラグ出力端子８１２〜８６２と、個別のデー
タ転送端子８１３〜８６３を有している。

つぎに、第３図は第１図のＤ−Ａ変換器１０００とコン
パレータ９００ならびに第２図に示したキャプチャコン
トローラ８００を構成するコントロールユニット８１０
とキャプチャレジスタブロック７００によって構成され
たＡ−Ｄ変換機構の動作を説明するためのタイミングチ
ャートを示したもので、第３図Ａは第１図のクロック端
子１０に印加されるクロック信号波形、第３凹Ｅは第３
図Ａの信号波形を分周した信号波形であり、この信号が
基準クロック信号として第２図の基準クロック入力端子
８０１に供給される。また、第３図Ｃはマスタースレイ
ブ形式のフリップフロップを単位ステージとする同期カ
ウンタによって構成されるタイムベースカウンタ５００
のカウントクロック信号波形を示したものであり、その
矢印を付したリーディングエツジ（前８３）において各
単位ステージのフリップフロップのマスク一部の出力が
変化し、トレイリングエツジ（後縁）においてスレイブ
部の出力が変化する。第３図りは第３図ＡおよびＢの信
号波形から作りだされるデータ転送用のクロック信号波
形を示したもので、第３図のデータ転送りロック入力端
子８０２に供給される。さらに、第３凹Ｅは第１図のコ
ンパレータ９００の非反転入力端子に印加されるＤ−Ａ
変換器１０００のアナログ出力信号であり、第３凹Ｆは
アナログ信号人ノコ端子８０に印加される外部からのア
ナログ信号と第３凹Ｅの信号を前記コンパレータ９００
によって比較した出力信号である。

さて、第２図の外部信号入力端子２０に第３凹Ｅに示し
た信号波形が印加されると、そのリーディングエツジが
到来した後、基準クロック入力端子８０１のレベルが“
１′に移行した時点においてＮＡＮＤゲート８１４の出
力レベルが第３図Ｇに示す如く　“１゛に移行し、さら
に、前記基準クロック入力端子８０１のレベルが“０゛
に移行した時点においてＮＡＮＤゲート８１５の出力レ
ベルが第３凹Ｅに示す如く　“１′に移行し、続いて、
前記基・−セクロック入力端子８０１のレベルが再び１
゛に移行すると、ＮＡＮＤゲート８１６の出力レベルが
第３図Ｉに示す如く　“１゛に移行する。前記ＮＡＮＤ
ゲート８１４．　８１５．　８１６はいずれも対になる
別のＮＡＮＤゲートと双安定回路を構成しているので、
出力レベルが“１′に移行すると別のＮＡＮＤゲート側
にリセット信号が印加されるまではその状態を保持する
が、前記Ｎ　Ａ　Ｎ　Ｄゲート８１６の出力レベルが“
１”に移行した時点で、対になるＮＡＮＤゲート８１７
の出力レベルが“０°に移行し、ＡＮＤゲート８１８の
出力レベルも　°０゛に移行するので、前記ＮＡＮＤゲ
ート８１４．　８１５の出力レベルは０゛に戻る。

このようにして、外部信号入力端子２０に外部信号のリ
ーディングエツジが到来すると、第２図のデータ転送端
子８１３にはＡＮＤゲート８１９を介して第３図Ｊに示
すような信号波形が送出され、この信号によって第１図
のタイムベースカウンタ５００からキャプチャレジスタ
ブロック７００へのカウントデータの転送が行われる。

すなわち、第３図Ｆの信号波形において、そのレベルが
“０゛から　“１゛　に）多行するタイミングは第１図
のアナログ信号入力端子８０に印加される信号の電位に
依存するので、キャプチャレジスタブロック７００に転
送されるタイムベースカウンタ５００のカウントデータ
もまた入力信号の電位に依存することになる。

なお、前記ＮＡＮＤゲート８１６の出力信号はフラグ出
力端子８１２に送出されて、前記タイムベースカウンタ
５００のカウントデータの転送が行われたことを示すキ
ャプチャフラグ信号として利用され、リセット端子８１
）にはこのキャプチャフラグがセントされていることを
ソフトウェア（プログラム）によって確認された後にリ
セット信号が印加される。

つぎに、第４図はキャプチャレジスタブロック７００の
具体例を示した構成図であり、各々のデータ入力端子が
それぞれＤＯ端子〜Ｄ７ｉ子に接続され、データ出力端
子が０１端子〜０１６端子に接続された８個のメモリセ
ルによって構成された単位レジスタ７１０．　７２０と
、データ入力端子がそれぞれＤＯ端子〜Ｄ１５端子に接
続され、データ出力端子が０１端子〜０１６端子に接続
された１６個のメモリセルによって構成された単位レジ
スタ７３０゜７４０と、データ入力端子がそれぞれＤ１
端子〜Ｄ１６端子に接続され、データ出力端子が０１端
子〜０１６端子に接続された１６個のメモリセルによっ
て構成された単位レジスタ７５０．７６０によって全体
を構成している。なお、各単位レジスタ７１０〜７６０
はそれぞれ２個のコントロール信号入力端子を有し、読
み込み端子７１）〜７６１にはそれぞれ第２図に示した
キャプチャコントローラ８００からのデータ転送信号が
印加され、セレクト端子７１２〜７６２には命令実行回
路４００のプログラム格納エリアに格納された特定の読
みだし命令によって各単位レジスタの出力側をアクティ
ブ状態にして、データ出力用野００端子〜０１５端子を
介して第１図のデータバス６００に読みだすためのセレ
クト信号が印加される。

さて、第４図の読み込み端子７１）には第２図のデータ
転送端子８１３からの転送制御信号が供給されて、単位
レジスタ７１０にタイムベースカウンタ５００の８ビツ
ト分のカウントデータが転送される訳であるが、第１図
に示した本発明の実施例では、変換のためのスキャンカ
ウンタと変換結果を格納するレジスタにはキャプチャ回
路として用意されている機構を利用しているためにハー
ドウェアの負担がかなり軽くなる。

ところで、第４図において単位レジスタ７１０〜７４０
のデータ入力端子とデータ出力端子の接続位置が１ビツ
ト分だけシフトされているが、これはつぎのような理由
による。

まず、８ビツトの単位レジスタ７１０．　７２０の入力
部には第１図のＤ−Ａ変換器１０００に供給されるもの
と同じ８ビツトのカウントデータが供給されるが、サン
プリングレートを高めるために前記り−Ａ変換器１００
０ならびに単位レジスタ７１０．　７２０にはよりＬＳ
Ｂ　（、最下位ビット）に近いタイムベースカウンタ５
００のカウントデータを供給する方が好ましい。また、
単位レジスタ７３０〜７４０にっいては外部信号のエツ
ジの取り込みタイミングの分解能を高くするためにタイ
ムベースカウンタ５００のＬＳＢと単位レジスタのＬＳ
Ｂを一致させているが、単位レジスタ７５０〜７６０に
ついては前記単位レジスタ７３０〜７４０と同じビット
数で２倍のインターバルまで一度に処理できるようにデ
ータの入力端子を１ビット分だけ左シフトさせている。

このような単位レジスタ７３０〜７４０のビットシフト
構成により、例えば、基準値クロック信号の周波数を２
メガヘルツに選定したとき単位レジスタ７３０〜７４０
からは５００ナノセカンドの分解能を有するカウントデ
ータが得られ、一方、単位レジスタ７５０〜７６０から
は３０ヘルツ程度の周波数を有する外部信号の到来周期
を一度の処理で計測することができる。

発明の効果 本発明のキャプチャ機構を有するマイクロプロセッサは
以上の説明からも明らかなように、データを格納するメ
モリ手段（実施例においてはレジスタ１００またはＲＡ
Ｍ２００によって構成されている。）と、データの演算
を実行する演算手段（実施例においてはＡＬＵ３００に
よって構成されている。）と、逐次実行すべき命令を格
納し、その命令に基づいて前記メモリ手段と前記演算手
段の動作をコントロールする命令実行手段（第１図の実
施例においては命令実行回路４００によって構成されて
いる。）と、基準クロック信号をカウントするタイムベ
ースカウンタ５００と、前記タイムベースカウンタのカ
ウント値をアナログ値に変換するＤ−Ａ変換器１０００
と、前記Ｄ−Ａ変換器の出力信号と外部入力端子（アナ
ログ信号入力端子８０）に印加されるアナログ信号のレ
ベルを比較するコンパレータと９００、前記コンパレー
タの出力信号のエツジが到来したときに前記タイムベー
スカウンタからカウントデータを取り込み、前記命令実
行手段からの特定の命令によってその結果を前記演算手
段もしくは前記メモリ手段に送出するキャプチャ回路（
実施例においてはキャプチャコントローラ８００とキャ
プチャレジスタブロック７００によって構成されている
。）を備えたことを特徴とするもので、より簡単なハー
ドウェアの構成でＡ−り変換機構が実現できるだけでな
く、タイムベースカウンタ５００のクロック周波数を命
令実行回路４００による命令実行サイクルに制約される
ことなしに自由に選ぶことができるので、プロセッサの
命令の実行サイクルとは無関係にＤ−Ａ変換のサンプリ
ングレートを設定することが可能となるなど大なる効果
を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例におけるマイクロプロセッサ
の構成図、第２図は第１図のキャプチャコントローラ８
００の具体的な論理回路図、第３図は第１図および第２
図の回路の主要部の動作を説明するためのタイミングチ
ャート、第４図はキャプチャレジスタブロック７００の
構成図である。 １００・・・・・・レジスタ、２００・・・・・・ＲＡ
Ｍ、　　３００・・・・・・ＡＬＵ、　　４００・・・
・・・命令実行回路、５００・・・・・・タイムベース
カウンタ、７００・・・・・・キャプチャレジスタブロ
ック、８００・・・・・・キャプチャコントローラ１９
００・・・・・・コンパレータ。

Claims (2)

【特許請求の範囲】
1. （１）データを格納するメモリ手段と、データの演算を
   実行する演算手段と、逐次実行すべき命令を格納し、そ
   の命令に基づいて前記メモリ手段と前記演算手段の動作
   をコントロールする命令実行手段と、基準クロック信号
   をカウントするタイムベースカウンタと、前記タイムベ
   ースカウンタのカウント値をアナログ値に変換するＤ−
   Ａ変換器と、前記Ｄ−Ａ変換器の出力信号と外部入力端
   子に印加されるアナログ信号のレベルを比較するコンパ
   レータと、前記コンパレータの出力信号のエッジが到来
   したときに前記タイムベースカウンタからカウントデー
   タを取り込み、前記命令実行手段からの特定の命令によ
   ってその結果を前記演算手段もしくは前記メモリ手段に
   送出するキャプチャ回路を備えてなるＡ−Ｄ変換機構を
   有するマイクロプロセッサ。
2. （２）タイムベースカウンタのカウントデータが供給さ
   れ、その出力データが演算手段に接続されるデータバス
   に送出されるキャプチャレジスタと、キャプチャ信号の
   エッジが到来したときに前記タイムベースカウンタのカ
   ウントデータを前記キャプチャレジスタに転送するキャ
   プチャコントローラによってキャプチャ回路を構成した
   ことを特徴とする特許請求の範囲第（１）項記載のＡ−
   Ｄ変換機構を有するマイクロプロセッサ。