JPS637470B2 - - Google Patents
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- JPS637470B2 JPS637470B2 JP55176236A JP17623680A JPS637470B2 JP S637470 B2 JPS637470 B2 JP S637470B2 JP 55176236 A JP55176236 A JP 55176236A JP 17623680 A JP17623680 A JP 17623680A JP S637470 B2 JPS637470 B2 JP S637470B2
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- JP
- Japan
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- layer
- collector
- base
- emitter
- transistor
- Prior art date
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- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/641—Combinations of only vertical BJTs
- H10D84/642—Combinations of non-inverted vertical BJTs of the same conductivity type having different characteristics, e.g. Darlington transistors
Landscapes
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、コレクタ層を構成する共通の基板上
に前段トランジスタ部と後段トランジスタ部とを
並設してダーリントン回路を構成してなる複合ト
ランジスタに関するものである。
に前段トランジスタ部と後段トランジスタ部とを
並設してダーリントン回路を構成してなる複合ト
ランジスタに関するものである。
ダーリントン回路というのは、第１図にNPN
型トランジスタを用いる場合について例示するよ
うに、前段トランジスタTr1のエミツタを後段ト
ランジスタTr2のベースに直接接続し、前段トラ
ンジスタTr1のベースを回路全体のベース端子Ｂ
に接続し、両トランジスタTr1，Tr2のコレクタ
を回路全体のコレクタ端子Ｃに接続し、後段トラ
ンジスタTr2のエミツタを回路全体のエミツタ端
子Ｅに接続してなるもので、回路全体として電流
増幅率の大きな１つのトランジスタとして取扱う
ことができるものである。
型トランジスタを用いる場合について例示するよ
うに、前段トランジスタTr1のエミツタを後段ト
ランジスタTr2のベースに直接接続し、前段トラ
ンジスタTr1のベースを回路全体のベース端子Ｂ
に接続し、両トランジスタTr1，Tr2のコレクタ
を回路全体のコレクタ端子Ｃに接続し、後段トラ
ンジスタTr2のエミツタを回路全体のエミツタ端
子Ｅに接続してなるもので、回路全体として電流
増幅率の大きな１つのトランジスタとして取扱う
ことができるものである。
このダーリントン回路の２個のトランジスタは
構造的に、コレクタを構成する共通の基板上に一
体的に構成することができ、その一例を第２図に
示す。
構造的に、コレクタを構成する共通の基板上に一
体的に構成することができ、その一例を第２図に
示す。
第２図のトランジスタにおいては、コレクタ層
となるシリコン等の半導体基板１を共通のN-層
として用い、その一面側にＮ型不純物を拡散して
N+層２を形成し、他面側に第１のベース層とな
る第１のＰ層３と第２のベース層となる第２のＰ
層４を並設している。第１のＰ層３上に第１のエ
ミツタ層となるN+層６を形成し、第２のＰ型層
４上に第２のエミツタ層となる第２のN+層７を
形成している。N+層２からコレクタ端子Ｃを、
Ｐ層３からベース端子Ｂを、又N+層７からエミ
ツタ端子Ｅをそれぞれ導出している。N+層６は
ワイヤ９を介して直接Ｐ層４に接続されている。
ここで、基板１及びN+層２により共通のコレク
タ層が構成され、このコレクタ層とＰ層３からな
るベース層とN+層６からなるエミツタ層とで第
１図の前段トランジスタTr1が構成され、又、上
記コレクタ層とＰ層４からなるベース層とN+層
７からなるエミツタ層とで第１図の後段トランジ
スタTr2が構成されている。
となるシリコン等の半導体基板１を共通のN-層
として用い、その一面側にＮ型不純物を拡散して
N+層２を形成し、他面側に第１のベース層とな
る第１のＰ層３と第２のベース層となる第２のＰ
層４を並設している。第１のＰ層３上に第１のエ
ミツタ層となるN+層６を形成し、第２のＰ型層
４上に第２のエミツタ層となる第２のN+層７を
形成している。N+層２からコレクタ端子Ｃを、
Ｐ層３からベース端子Ｂを、又N+層７からエミ
ツタ端子Ｅをそれぞれ導出している。N+層６は
ワイヤ９を介して直接Ｐ層４に接続されている。
ここで、基板１及びN+層２により共通のコレク
タ層が構成され、このコレクタ層とＰ層３からな
るベース層とN+層６からなるエミツタ層とで第
１図の前段トランジスタTr1が構成され、又、上
記コレクタ層とＰ層４からなるベース層とN+層
７からなるエミツタ層とで第１図の後段トランジ
スタTr2が構成されている。
このように構成されたダーリントン回路トラン
ジスタは、エミツタ端子Ｅに対してコレクタ端子
Ｃがプラスに、又、エミツタ端子Ｅに対してベー
ス端子Ｂがプラスになるように電圧を印加する
と、周知のダーリントン回路として動作する。
ジスタは、エミツタ端子Ｅに対してコレクタ端子
Ｃがプラスに、又、エミツタ端子Ｅに対してベー
ス端子Ｂがプラスになるように電圧を印加する
と、周知のダーリントン回路として動作する。
第２図の両トランジスタ部はほぼ同一構造を持
つており、いずれも高耐圧特性を持たせるために
コレクタ層の抵抗を高くしており、又、コレクタ
層及びベース層（Ｐ層３，４）が厚いため、両ト
ランジスタ部の増幅率が小さくなつてしまい、ダ
ーリントン回路接続を施しても所望の大きな増幅
率を得ることは困難であつた。そのため、第３図
に示すように、３個のトランジスタTr1，Tr2，
Tr3からなる３段結合のダーリントン回路を構成
することも行われている。
つており、いずれも高耐圧特性を持たせるために
コレクタ層の抵抗を高くしており、又、コレクタ
層及びベース層（Ｐ層３，４）が厚いため、両ト
ランジスタ部の増幅率が小さくなつてしまい、ダ
ーリントン回路接続を施しても所望の大きな増幅
率を得ることは困難であつた。そのため、第３図
に示すように、３個のトランジスタTr1，Tr2，
Tr3からなる３段結合のダーリントン回路を構成
することも行われている。
第３図のダーリントン回路を共通の基板１上に
構成する場合は、第４図に示すように、基板１上
に３組のＰ層３，４，５を並設し、各Ｐ層上にそ
れぞれN+層６，７，８を形成する。エミツタ端
子Ｅは第３のN+層８から導出し、第２のN+層７
は第３のＰ層５にワイヤ１０を介して直接接続す
る。他の構成は基本的に第２図のダーリントン回
路と変りが無い。
構成する場合は、第４図に示すように、基板１上
に３組のＰ層３，４，５を並設し、各Ｐ層上にそ
れぞれN+層６，７，８を形成する。エミツタ端
子Ｅは第３のN+層８から導出し、第２のN+層７
は第３のＰ層５にワイヤ１０を介して直接接続す
る。他の構成は基本的に第２図のダーリントン回
路と変りが無い。
しかし、第３図及び第４図の構成によれば、増
幅率のより大きなものが得られる反面、導通時の
飽和電圧が大きくなつて電力損失が増大するとい
う欠点があつた。
幅率のより大きなものが得られる反面、導通時の
飽和電圧が大きくなつて電力損失が増大するとい
う欠点があつた。
従つて本発明の目的は、上述の欠点を除去し、
より高耐圧、高増幅率で高速度の、ダーリントン
回路を構成する複合トランジスタを提供すること
にある。
より高耐圧、高増幅率で高速度の、ダーリントン
回路を構成する複合トランジスタを提供すること
にある。
この目的を達成するために本発明は、コレクタ
層を構成する共通の基板上に前段トランジスタ部
と後段トランジスタ部とを並設してダーリントン
回路を構成してなる複合トランジスタにおいて、
前段トランジスタ部及び後段トランジスタ部のう
ちのいずれか一方のベース層を他方のベース層よ
りも薄く形成し、このベース層を薄くした方のト
ランジスタ部のコレクタ層中に、コレクタ層の導
電型とは異なる導電型層を、前記薄くしたベース
層に対向するように格子状又は網目状に形成して
介在させると共に、厚い他方のベース層に接続さ
れるように延長させたことを特徴とするものであ
る。
層を構成する共通の基板上に前段トランジスタ部
と後段トランジスタ部とを並設してダーリントン
回路を構成してなる複合トランジスタにおいて、
前段トランジスタ部及び後段トランジスタ部のう
ちのいずれか一方のベース層を他方のベース層よ
りも薄く形成し、このベース層を薄くした方のト
ランジスタ部のコレクタ層中に、コレクタ層の導
電型とは異なる導電型層を、前記薄くしたベース
層に対向するように格子状又は網目状に形成して
介在させると共に、厚い他方のベース層に接続さ
れるように延長させたことを特徴とするものであ
る。
以下、図面を参照して本発明を更に詳細に説明
する。
する。
第５図は本発明の一実施例を示すものである。
この実施例は、回路図的には第１図のダーリント
ン回路に対応するものである。シリコン等の半導
体からなるN-層を共通の基板１とし、その一面
側にＮ型不純物を拡散してN+層２を形成し、他
面側には格子状又は網目状にＰ層１１を形成して
いる。基板１上には更にＰ層１１を覆うように
N-層１２をエピタキシヤル等により積層する。
このようにして形成されたN-層１２の中央部分
に後段トランジスタ部のベース層となるＰ層４を
Ｐ層１１とは結合しない程度に相対的に薄く形成
し、その外周部分に前段トランジスタ部のベース
層となるＰ層３の外周部のＰ層１１と結合するよ
うに、従つて相対的に厚く形成する。次いでＰ層
３及び４の中にそれぞれエミツタ層となるN+層
６ないし７を形成する。この後、外側に構成され
た前段トランジスタ部のＰ層３からベース端子Ｂ
を導出し、N+層６を内側に構成された後段トラ
ンジスタ部のＰ層４にワイヤ９を介して接続す
る。後段トランジスタ部のN+層７からエミツタ
端子Ｅを導出し、最後に共通のN+層２からコレ
クタ端子Ｃを導出して、ここにダーリントン回路
が出来上る。
この実施例は、回路図的には第１図のダーリント
ン回路に対応するものである。シリコン等の半導
体からなるN-層を共通の基板１とし、その一面
側にＮ型不純物を拡散してN+層２を形成し、他
面側には格子状又は網目状にＰ層１１を形成して
いる。基板１上には更にＰ層１１を覆うように
N-層１２をエピタキシヤル等により積層する。
このようにして形成されたN-層１２の中央部分
に後段トランジスタ部のベース層となるＰ層４を
Ｐ層１１とは結合しない程度に相対的に薄く形成
し、その外周部分に前段トランジスタ部のベース
層となるＰ層３の外周部のＰ層１１と結合するよ
うに、従つて相対的に厚く形成する。次いでＰ層
３及び４の中にそれぞれエミツタ層となるN+層
６ないし７を形成する。この後、外側に構成され
た前段トランジスタ部のＰ層３からベース端子Ｂ
を導出し、N+層６を内側に構成された後段トラ
ンジスタ部のＰ層４にワイヤ９を介して接続す
る。後段トランジスタ部のN+層７からエミツタ
端子Ｅを導出し、最後に共通のN+層２からコレ
クタ端子Ｃを導出して、ここにダーリントン回路
が出来上る。
このように構成された複合トランジスタは、後
段トランジスタ部のN-層即ちコレクタ層中に格
子状又は網目状に前段トランジスタ部のベース層
即ちＰ層１１が介在しているために、後段トラン
ジスタ部のコレクタ層中に到達した電子の流れが
Ｐ層１１間を流れることになるので多少流れが妨
げられるが、Ｐ層が従来構造のものよりも薄く出
来るため、高増幅率、高スイツチング速度化が可
能となる。この理由を以下に、より詳細に説明す
る。
段トランジスタ部のN-層即ちコレクタ層中に格
子状又は網目状に前段トランジスタ部のベース層
即ちＰ層１１が介在しているために、後段トラン
ジスタ部のコレクタ層中に到達した電子の流れが
Ｐ層１１間を流れることになるので多少流れが妨
げられるが、Ｐ層が従来構造のものよりも薄く出
来るため、高増幅率、高スイツチング速度化が可
能となる。この理由を以下に、より詳細に説明す
る。
今、エミツタ端子Ｅに対してコレクタ端子Ｃに
プラスの電位をかけ、ベース端子Ｂをオープンの
状態にした場合を考えると、前段トランジスタ部
及び後段トランジスタ部の各ベース・コレクタ間
接合は逆バイアスであるため、それぞれPN接合
を境にして空乏層が拡がる。そして、前段トラン
ジスタのベースとして形成されたＰ層１１，３に
より後段トランジスタ部のコレクタ層が部分的に
電界効果型トランジスタと同様な構造になつてい
るために、エミツタ・コレクタ間電圧が或る値以
上になるとピンチオフの状態となる。格子状又は
網目状のＰ層１１の無い場合の後段トランジスタ
部のエミツタ・コレクタ間耐圧をVCEO(NO)とすれ
ば、これよりも低い電圧でコレクタ層中に形成さ
れたＰ層１１によつてN-層がピンチオフするよ
うにＰ層１１相互間の間隔即ちそこに介在する
N-層部分の抵抗値を設計することにより、後段
トランジスタ部のエミツタ・コレクタ間耐圧
vCEO(NO)で降伏する前にコレクタ層でピンチオフさ
れるため、この電圧でエミツタＥ・コレクタＣ間
は降伏することなく、後段トランジスタ部のエミ
ツタ・コレクタ間耐圧VCEOにまで耐圧を向上させ
ることができる。
プラスの電位をかけ、ベース端子Ｂをオープンの
状態にした場合を考えると、前段トランジスタ部
及び後段トランジスタ部の各ベース・コレクタ間
接合は逆バイアスであるため、それぞれPN接合
を境にして空乏層が拡がる。そして、前段トラン
ジスタのベースとして形成されたＰ層１１，３に
より後段トランジスタ部のコレクタ層が部分的に
電界効果型トランジスタと同様な構造になつてい
るために、エミツタ・コレクタ間電圧が或る値以
上になるとピンチオフの状態となる。格子状又は
網目状のＰ層１１の無い場合の後段トランジスタ
部のエミツタ・コレクタ間耐圧をVCEO(NO)とすれ
ば、これよりも低い電圧でコレクタ層中に形成さ
れたＰ層１１によつてN-層がピンチオフするよ
うにＰ層１１相互間の間隔即ちそこに介在する
N-層部分の抵抗値を設計することにより、後段
トランジスタ部のエミツタ・コレクタ間耐圧
vCEO(NO)で降伏する前にコレクタ層でピンチオフさ
れるため、この電圧でエミツタＥ・コレクタＣ間
は降伏することなく、後段トランジスタ部のエミ
ツタ・コレクタ間耐圧VCEOにまで耐圧を向上させ
ることができる。
一方、前段トランジスタ部は増幅率を小さくし
て、ベース幅を広くとり、高耐圧に設計すること
により、高耐圧で高増幅率のダーリントン回路複
合トランジスタを構成することが可能となる。例
えば、vCEO＝800V程度の従来のダーリントン回
路複合トランジスタでは、両トランジスタ部でそ
れぞれ５以下であり、総合増幅率20以上にするこ
とは非常に困難であつた。しかるに本発明の構造
では、後段トランジスタ部の増幅率を100以上に
することが可能であり、たとえ前段トランジスタ
部の増幅率を２程度に設計しても、総合で200以
上の増幅率を得ることが可能になる。なお、この
増幅率は、後段トランジスタ部のエミツタ・コレ
クタ間耐圧vCEO(NO)を100Vとして設計し、ピンチ
オフ電圧を80Vとし、前段トランジスタのエミツ
タ・コレクタ間耐圧vCEOを800V以上とした場合
のものである。以上要するに、本発明によれば、
エミツタ・コレクタ間耐圧800V以上で数百以上
の高増幅率のダーリントン回路トランジスタを得
ることができるということである。
て、ベース幅を広くとり、高耐圧に設計すること
により、高耐圧で高増幅率のダーリントン回路複
合トランジスタを構成することが可能となる。例
えば、vCEO＝800V程度の従来のダーリントン回
路複合トランジスタでは、両トランジスタ部でそ
れぞれ５以下であり、総合増幅率20以上にするこ
とは非常に困難であつた。しかるに本発明の構造
では、後段トランジスタ部の増幅率を100以上に
することが可能であり、たとえ前段トランジスタ
部の増幅率を２程度に設計しても、総合で200以
上の増幅率を得ることが可能になる。なお、この
増幅率は、後段トランジスタ部のエミツタ・コレ
クタ間耐圧vCEO(NO)を100Vとして設計し、ピンチ
オフ電圧を80Vとし、前段トランジスタのエミツ
タ・コレクタ間耐圧vCEOを800V以上とした場合
のものである。以上要するに、本発明によれば、
エミツタ・コレクタ間耐圧800V以上で数百以上
の高増幅率のダーリントン回路トランジスタを得
ることができるということである。
一般にトランジスタのエミツタ・コレクタ間耐
圧vCEOは、 の関係にある。ここで、hFEは電流増幅率、ｎは
常数であつて、NPN拡散ベース型で３〜４、
vCBOはベース・コレクタ間耐圧である。(1)式から
推察し得るように、従来構造のトランジスタで
は、耐電圧と増幅率とは相反する関係にあり、高
耐圧で同時に高増幅率のものを得ることは非常に
困難であつた。しかるに本発明によれば高耐圧
で、しかも高増幅率の複合トランジスタを得るこ
とが出来ることになるのである。又、従来構造で
はベース幅を広くする必要からスイツチング速度
も遅く、高周波での使用は困難であつたが、本発
明のトランジスタでは耐圧に関係なくベース幅を
狭くすることが可能なために高スイツチング速度
化も可能になつたのである。
圧vCEOは、 の関係にある。ここで、hFEは電流増幅率、ｎは
常数であつて、NPN拡散ベース型で３〜４、
vCBOはベース・コレクタ間耐圧である。(1)式から
推察し得るように、従来構造のトランジスタで
は、耐電圧と増幅率とは相反する関係にあり、高
耐圧で同時に高増幅率のものを得ることは非常に
困難であつた。しかるに本発明によれば高耐圧
で、しかも高増幅率の複合トランジスタを得るこ
とが出来ることになるのである。又、従来構造で
はベース幅を広くする必要からスイツチング速度
も遅く、高周波での使用は困難であつたが、本発
明のトランジスタでは耐圧に関係なくベース幅を
狭くすることが可能なために高スイツチング速度
化も可能になつたのである。
本発明のトランジスタではコレクタ層中に新し
くＰ層１１を形成することにより、キヤリヤの通
路がその領域だけ狭くなるが、第５図のトランジ
スタでは前段トランジスタ部の増幅率を低く抑え
ており、(1)式からエミツタ・コレクタ間耐圧を高
くとることができるため、ダーリントン回路トラ
ンジスタのエミツタ・コレクタ間に或る耐電圧を
必要とする場合に一般のダーリントン回路トラン
ジスタに比してコレクタ・ベース間耐圧VCBOを低
くすることができるのでコレクタ層の比抵抗を低
くすることが可能となる。従つて、Ｐ層１１によ
りコレクタ領域が狭くなつた分だけコレクタの抵
抗値が上昇するように思われるが、実際はコレク
タの比抵抗を下げることができるため抵抗値はあ
まり変化しないようにすることができる。一般に
抵抗値Ｒは、Ｒ＝ｌ／Ａ・ρ（ただし、ｌは長さ、Ａ は断面積、ρは比抵抗）で表されるため、面積Ａ
が小さくなり、長さｌが多少長くなつても、比抵
抗ρを小さくすることができるので、総合的に抵
抗値Ｒは大きくならないように設計することは可
能である。例えば面積ＡがＰ型層１１の形成によ
り40％減少したとしても比抵抗を40％低くするこ
とは容易であり、長さｌを変えなくても抵抗値Ｒ
は総合的に増加させないですむことになる。特に
設計上、エミツタ（N+層）の直下に格子状又は
網目状に形成されたＰ層１１が来ないようにする
ことも容易かつ可能であり、従つてキヤリアの流
れが乱されることなく、かくして新しく形成され
たＰ層１１によりコレクタ層の抵抗を増加させな
いですますことができる。
くＰ層１１を形成することにより、キヤリヤの通
路がその領域だけ狭くなるが、第５図のトランジ
スタでは前段トランジスタ部の増幅率を低く抑え
ており、(1)式からエミツタ・コレクタ間耐圧を高
くとることができるため、ダーリントン回路トラ
ンジスタのエミツタ・コレクタ間に或る耐電圧を
必要とする場合に一般のダーリントン回路トラン
ジスタに比してコレクタ・ベース間耐圧VCBOを低
くすることができるのでコレクタ層の比抵抗を低
くすることが可能となる。従つて、Ｐ層１１によ
りコレクタ領域が狭くなつた分だけコレクタの抵
抗値が上昇するように思われるが、実際はコレク
タの比抵抗を下げることができるため抵抗値はあ
まり変化しないようにすることができる。一般に
抵抗値Ｒは、Ｒ＝ｌ／Ａ・ρ（ただし、ｌは長さ、Ａ は断面積、ρは比抵抗）で表されるため、面積Ａ
が小さくなり、長さｌが多少長くなつても、比抵
抗ρを小さくすることができるので、総合的に抵
抗値Ｒは大きくならないように設計することは可
能である。例えば面積ＡがＰ型層１１の形成によ
り40％減少したとしても比抵抗を40％低くするこ
とは容易であり、長さｌを変えなくても抵抗値Ｒ
は総合的に増加させないですむことになる。特に
設計上、エミツタ（N+層）の直下に格子状又は
網目状に形成されたＰ層１１が来ないようにする
ことも容易かつ可能であり、従つてキヤリアの流
れが乱されることなく、かくして新しく形成され
たＰ層１１によりコレクタ層の抵抗を増加させな
いですますことができる。
以上の説明は後段トランジスタ部を高増幅率と
した場合の説明であるが、前段トランジスタ部を
高増幅率にすることも可能であり、その実施例を
第６図に示す。
した場合の説明であるが、前段トランジスタ部を
高増幅率にすることも可能であり、その実施例を
第６図に示す。
第６図のトランジスタにおいては、第５図のも
のを基本として前段トランジスタ部と後段トラン
ジスタ部の位置が交換され、中央部に前段トラン
ジスタ部のベース層となる相対的に薄いＰ層３が
設けられ、周辺部に後段トランジスタ部のベース
層となる相対的に厚いＰ層４が設けられている。
もちろん、エミツタ層となるN+層６はＰ層３の
中に、又N+層７はＰ層４の中に形成される。回
路結線及び端子導出は第５図に準じて行われる。
のを基本として前段トランジスタ部と後段トラン
ジスタ部の位置が交換され、中央部に前段トラン
ジスタ部のベース層となる相対的に薄いＰ層３が
設けられ、周辺部に後段トランジスタ部のベース
層となる相対的に厚いＰ層４が設けられている。
もちろん、エミツタ層となるN+層６はＰ層３の
中に、又N+層７はＰ層４の中に形成される。回
路結線及び端子導出は第５図に準じて行われる。
第５図の構造にするか、第６図の構造にするか
は希望するスイツチング速度及び二次破壊耐量に
よつて決めるのがよい。一般に、第５図のように
後段トランジスタ部を高増幅率にするのは高速度
を必要とする場合に適しており、第６図のように
前段トランジスタ部を高増幅率にするのは二次破
壊耐量が要求される場合に適している。従つて、
いずれの構造を選択するかは用途によるのがよ
い。
は希望するスイツチング速度及び二次破壊耐量に
よつて決めるのがよい。一般に、第５図のように
後段トランジスタ部を高増幅率にするのは高速度
を必要とする場合に適しており、第６図のように
前段トランジスタ部を高増幅率にするのは二次破
壊耐量が要求される場合に適している。従つて、
いずれの構造を選択するかは用途によるのがよ
い。
第５図及び第６図の実施例はNPN型トランジ
スタについてのものであるが、PNP型トランジ
スタについても本発明はNPN型のものと全く同
様に適用できる。
スタについてのものであるが、PNP型トランジ
スタについても本発明はNPN型のものと全く同
様に適用できる。
PNP型ダーリントン回路複合トランジスタは、
回路的には第７図の構成を持つている。即ち２つ
のPNP型トランジスタTr10及びTr20からなつて
いて、前段トランジスタTr10は、ベースをベー
ス端子Ｂに、エミツタを後段トランジスタTr20
のベースに、コレクタをコレクタ端子Ｃにそれぞ
れ接続している。後段トランジスタTr20のエミ
ツタはエミツタ端子Ｅに、コレクタはコレクタ端
子Ｃにそれぞれ接続している。
回路的には第７図の構成を持つている。即ち２つ
のPNP型トランジスタTr10及びTr20からなつて
いて、前段トランジスタTr10は、ベースをベー
ス端子Ｂに、エミツタを後段トランジスタTr20
のベースに、コレクタをコレクタ端子Ｃにそれぞ
れ接続している。後段トランジスタTr20のエミ
ツタはエミツタ端子Ｅに、コレクタはコレクタ端
子Ｃにそれぞれ接続している。
第７図のダーリントン回路において、前段と後
段のいずれのトランジスタを高増幅率とするかに
より、構造的に第８図又は第９図の実施例があり
得る。第８図の実施例はNPN型の第５図の実施
例に対応し、同様に第９図の実施例は第６図の実
施例に対応している。両実施例とも、NPN型か
らPNP型への変更に応じて、NPN型における
N-層からなる基板１の代りにP-層からなる基板
２１が、N+層２の代りにP+層２２が、ベース層
となるＰ層３，４の代りにＮ層２３，２４が、エ
ミツタ層となるN+層６，７の代りにP+層２６，
２７が、更に格子状又は網目状のＰ層１１の代り
にＮ層３１がそれぞれ用いられている。このよう
なＰ型とＮ型の違いにより、NPN型とPNP型と
では電流つまりは電子の流れの方向が逆になる
が、NPN型トランジスタとしての前述の説明は
そのまま第８図及び第９図のPNP型トランジス
タにもあてはまる。
段のいずれのトランジスタを高増幅率とするかに
より、構造的に第８図又は第９図の実施例があり
得る。第８図の実施例はNPN型の第５図の実施
例に対応し、同様に第９図の実施例は第６図の実
施例に対応している。両実施例とも、NPN型か
らPNP型への変更に応じて、NPN型における
N-層からなる基板１の代りにP-層からなる基板
２１が、N+層２の代りにP+層２２が、ベース層
となるＰ層３，４の代りにＮ層２３，２４が、エ
ミツタ層となるN+層６，７の代りにP+層２６，
２７が、更に格子状又は網目状のＰ層１１の代り
にＮ層３１がそれぞれ用いられている。このよう
なＰ型とＮ型の違いにより、NPN型とPNP型と
では電流つまりは電子の流れの方向が逆になる
が、NPN型トランジスタとしての前述の説明は
そのまま第８図及び第９図のPNP型トランジス
タにもあてはまる。
以上述べたように本発明によれば、前・後段い
ずれかのトランジスタ部のベース層を他方のベー
ス層よりも薄くし、このベース層を薄くした方の
トランジスタ部のコレクタ層中に、コレクタ層と
は異なる導電型層を、その薄くした方のベース層
に対向するように格子状又は網目状に形成して介
在させることにより、高耐圧で高増幅率であり、
しかも高スイツチング速度のダーリントン回路を
構成する複合トランジスタを提供することができ
る。
ずれかのトランジスタ部のベース層を他方のベー
ス層よりも薄くし、このベース層を薄くした方の
トランジスタ部のコレクタ層中に、コレクタ層と
は異なる導電型層を、その薄くした方のベース層
に対向するように格子状又は網目状に形成して介
在させることにより、高耐圧で高増幅率であり、
しかも高スイツチング速度のダーリントン回路を
構成する複合トランジスタを提供することができ
る。
第１図はNPN型トランジスタを用いた２段結
合のダーリントン回路の接続図、第２図は第１図
のダーリントン回路に相当する従来の複合トラン
ジスタの構造を示す縦断面図、第３図は３段結合
のダーリントン回路の接続図、第４図は３図のダ
ーリントン回路に相当する従来の複合トランジス
タの縦断面図、第５図及び第６図は第１図のダー
リントン回路に対応する本発明による複合トラン
ジスタの異なる実施例を示す縦断面図、第７図は
PNP型トランジスタを用いたダーリントン回路
の接続図、第８図及び第９図は第７図のダーリン
トン回路に対応する本発明による複合トランジス
タの異なる実施例を示す縦断面図である。 １……基板（N-層）、２……N+層、３，４…
…Ｐ層（ベース層）、６，７……N+層（エミツタ
層）、９……ワイヤ、１１……格子状又は網目状
のＰ層、１２……N-層、Ｂ……ベース端子、Ｅ
……エミツタ端子、Ｃ……コレクタ端子、２１…
…基板（P-層）、２２……P+層、２３，２４……
Ｎ層（ベース層）、２６，２７……P+層（エミツ
タ層）、２９……ワイヤ、３１……格子状又は網
目状のＮ層、３２……P-層。
合のダーリントン回路の接続図、第２図は第１図
のダーリントン回路に相当する従来の複合トラン
ジスタの構造を示す縦断面図、第３図は３段結合
のダーリントン回路の接続図、第４図は３図のダ
ーリントン回路に相当する従来の複合トランジス
タの縦断面図、第５図及び第６図は第１図のダー
リントン回路に対応する本発明による複合トラン
ジスタの異なる実施例を示す縦断面図、第７図は
PNP型トランジスタを用いたダーリントン回路
の接続図、第８図及び第９図は第７図のダーリン
トン回路に対応する本発明による複合トランジス
タの異なる実施例を示す縦断面図である。 １……基板（N-層）、２……N+層、３，４…
…Ｐ層（ベース層）、６，７……N+層（エミツタ
層）、９……ワイヤ、１１……格子状又は網目状
のＰ層、１２……N-層、Ｂ……ベース端子、Ｅ
……エミツタ端子、Ｃ……コレクタ端子、２１…
…基板（P-層）、２２……P+層、２３，２４……
Ｎ層（ベース層）、２６，２７……P+層（エミツ
タ層）、２９……ワイヤ、３１……格子状又は網
目状のＮ層、３２……P-層。
Claims (1)
- １ 第１の導電型の共通のコレクタ層上に、前記
第１の導電型とは異なる第１および第２のベース
層を並設し、前記第１のベース層上に第１の導電
型の第１のエミツタ層を、また、前記第２のベー
ス層上に第１の導電型の第２のエミツタ層をそれ
ぞれ設け、前記コレクタ層からコレクタ端子を、
前記第１のベース層からベース端子を、更に前記
第２のエミツタ層からエミツタ端子をそれぞれ導
出し、前記第１のエミツタ層に流れる電流が第２
のベース層に流れるように電気的に接続して成る
複合トランジスタにおいて、前記第１および第２
のベース層のうちのいずれか一方を他方よりも薄
く形成し、この薄くしたベース層に対向して前記
コレクタ層中に、このコレクタ層とは異なる第２
の導電型の層を格子状または網目状にして介在さ
せると共に、厚い他方のベース層に接続されるよ
うに延長させたことを特徴とする複合トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55176236A JPS5799769A (en) | 1980-12-13 | 1980-12-13 | Composite transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55176236A JPS5799769A (en) | 1980-12-13 | 1980-12-13 | Composite transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5799769A JPS5799769A (en) | 1982-06-21 |
| JPS637470B2 true JPS637470B2 (ja) | 1988-02-17 |
Family
ID=16010011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55176236A Granted JPS5799769A (en) | 1980-12-13 | 1980-12-13 | Composite transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5799769A (ja) |
-
1980
- 1980-12-13 JP JP55176236A patent/JPS5799769A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5799769A (en) | 1982-06-21 |
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