JPS6375853A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS6375853A JPS6375853A JP61220283A JP22028386A JPS6375853A JP S6375853 A JPS6375853 A JP S6375853A JP 61220283 A JP61220283 A JP 61220283A JP 22028386 A JP22028386 A JP 22028386A JP S6375853 A JPS6375853 A JP S6375853A
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- JP
- Japan
- Prior art keywords
- gates
- memory element
- signal
- inputted
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はメモリ装置に関するものである。
［従来の技術］
従来において、同−記・ｎ容量で同一形状の読出し専用
メモリ素子（ＲＯＭ）と読み書き両用メモリ素子（１”
（ＡＭ）とを基板の同一実装場所で入れ替えて使用する
メモリＲｕｆｆがある。
メモリ素子（ＲＯＭ）と読み書き両用メモリ素子（１”
（ＡＭ）とを基板の同一実装場所で入れ替えて使用する
メモリＲｕｆｆがある。
このようなメモリ装置においては、実際に実装されたメ
モリ素子の入出力端子配列に応じてアドレスバスやｆ−
タバスとの接続関係を規定の状態に切替える必要がある
。
モリ素子の入出力端子配列に応じてアドレスバスやｆ−
タバスとの接続関係を規定の状態に切替える必要がある
。
そこで、例えば２５６にビットの記・ｎ容量のＲＯＭま
たはＲＡＭのいずれを実装しても使用できるものでは、
第２図の従来回路構成に示すように、当該メモリ素子Ｉ
Ａ、１Ｂに人出力されるデータ信号ＤＯ〜Ｄ７．メモリ
ライト信号ＭＷＲＯアドレス信号ＡＯ〜Ａ１４のうち、
上位アドレス信号Ａ１４とメモリライト信号ＭＷＲＯに
ついて１Ａ、１ＢをＲＯＭにしたときとＲＡＭにしたと
きとでスイッチＳＷ１〜ＳＷ４で切替えるようにしてい
る。
たはＲＡＭのいずれを実装しても使用できるものでは、
第２図の従来回路構成に示すように、当該メモリ素子Ｉ
Ａ、１Ｂに人出力されるデータ信号ＤＯ〜Ｄ７．メモリ
ライト信号ＭＷＲＯアドレス信号ＡＯ〜Ａ１４のうち、
上位アドレス信号Ａ１４とメモリライト信号ＭＷＲＯに
ついて１Ａ、１ＢをＲＯＭにしたときとＲＡＭにしたと
きとでスイッチＳＷ１〜ＳＷ４で切替えるようにしてい
る。
すなわち、１ＡにＲＯＭを実装した場合はスイッチＳＷ
３とＳＷ４を図示のように切替えるようにしている。
３とＳＷ４を図示のように切替えるようにしている。
［発明が解決しようとする問題点］
ところが、メモリ素子の入出力を手動で切替えるように
しているため、その切替え設定操作が面倒であり、切替
え設定を忘れてしまった場合には予期せぬ事故が発生し
てしまうという問題があった。
しているため、その切替え設定操作が面倒であり、切替
え設定を忘れてしまった場合には予期せぬ事故が発生し
てしまうという問題があった。
本発明の目的は、入出力関係の切替え設定を自動的に行
い、不測の事故が発生するのを防止できるようにしたメ
モリ装置を提供することにある。
い、不測の事故が発生するのを防止できるようにしたメ
モリ装置を提供することにある。
Ｅ問題点を解決するための手段Ｊ
本発明は、データの読み書きアドレス範囲を切替え設定
し、各読み書きアドレス範囲で任意のデータの読み出き
を行って正常な読み書き動作が行なわれたか否かによっ
て現在実装されているメモリ素子の種類を判定する判定
手段と、その判定結果に基づいて実装されているメモリ
素子の入出力を規定状態に切替接続するり行手段とを設
けたものである。
し、各読み書きアドレス範囲で任意のデータの読み出き
を行って正常な読み書き動作が行なわれたか否かによっ
て現在実装されているメモリ素子の種類を判定する判定
手段と、その判定結果に基づいて実装されているメモリ
素子の入出力を規定状態に切替接続するり行手段とを設
けたものである。
［作用］
判定手段は、メモリ素子の実装後アドレス信号で指定し
得るアドレス範囲の中の任意のアドレス範囲を設定し、
このアドレス範囲で任意のデータの読み出きを行う。そ
して、書込んだデータと読出しデータが一致すればＲＡ
Ｍであると判定し、そのメモリ素子の入出力信号線を規
定の入出力関係に切替え接続させる。しかし、書込んだ
データと読出したデータとが不一致の場合にはＲＯＭで
あるものと判定し、規定の入出力関係に切替え接続させ
る。
得るアドレス範囲の中の任意のアドレス範囲を設定し、
このアドレス範囲で任意のデータの読み出きを行う。そ
して、書込んだデータと読出しデータが一致すればＲＡ
Ｍであると判定し、そのメモリ素子の入出力信号線を規
定の入出力関係に切替え接続させる。しかし、書込んだ
データと読出したデータとが不一致の場合にはＲＯＭで
あるものと判定し、規定の入出力関係に切替え接続させ
る。
［実施例］
第１図は本発明の一実施例を示す回路図であり、２５６
にビットのＲＯＭまたはＲＡＭを入れ替えて使用する場
合の回路について示している。
にビットのＲＯＭまたはＲＡＭを入れ替えて使用する場
合の回路について示している。
図において、メモリ素子、１は電源が投入された段階で
はＲＯＭであるのか、ＲＡＭであるのかは不明である。
はＲＯＭであるのか、ＲＡＭであるのかは不明である。
そこで、このメモリ素子１をアクセスするプロセッサ２
はフリップノロツブ３にセット信号５ＥＴＩを送り、該
フリップフロップ３をセット状態にする。
はフリップノロツブ３にセット信号５ＥＴＩを送り、該
フリップフロップ３をセット状態にする。
フリップフロップ３のセット出力Ｑは、上位アドレス信
号Ａ１４とＡ１３の切替え接続ゲート４．５のナントゲ
ートＧ１に共通に入力され、また反転セット出力は他方
のナントゲートＧ２に共通に入力されていいる。そして
、切替え接続ゲート４のナントゲートＧ１の他方の入力
にはアドレス信号Ａ１４が、またナントゲートＧ２の他
方の入力にはパ１”が入力されている。さらに、切替え
接続ゲート５のナントゲートＧ１の他方の入力にはメモ
リライト信号Ｍ Ｗ ＲＯが、またナントゲートＧ２の
他方の入力にはアドレス信号Ａ１４が入力されている。
号Ａ１４とＡ１３の切替え接続ゲート４．５のナントゲ
ートＧ１に共通に入力され、また反転セット出力は他方
のナントゲートＧ２に共通に入力されていいる。そして
、切替え接続ゲート４のナントゲートＧ１の他方の入力
にはアドレス信号Ａ１４が、またナントゲートＧ２の他
方の入力にはパ１”が入力されている。さらに、切替え
接続ゲート５のナントゲートＧ１の他方の入力にはメモ
リライト信号Ｍ Ｗ ＲＯが、またナントゲートＧ２の
他方の入力にはアドレス信号Ａ１４が入力されている。
そしてまた、切替え接続ゲート３のナントゲートＧ１．
Ｇ２の出力は負論理オアゲートＧ３を介してメモリ素子
１のの入出力端子Ｘに接続され、一方の切替え接続ゲー
ト５のナントゲートＧ１．Ｇ２の出力も同球に負論理オ
アゲートＧ３を介してメモリ素子１の入力端子Ｙに接続
されている。
Ｇ２の出力は負論理オアゲートＧ３を介してメモリ素子
１のの入出力端子Ｘに接続され、一方の切替え接続ゲー
ト５のナントゲートＧ１．Ｇ２の出力も同球に負論理オ
アゲートＧ３を介してメモリ素子１の入力端子Ｙに接続
されている。
従って、入力端子ＸをＲＡＭのアドレス信号Ａ１４の入
力端子、Ｙをメモリライト信ｆ”；ＭＷＲＯの入力端子
とすると、フリップノロツブ３がセット状態になると、
メモリ素子１の入力端子Ｘ、 ＹにはＡ１４とＭＷＲＯ
を入力し得る状態になる。そこで、プロセッサ２は２５
６にビットより小さい任意のアドレス範囲をアドレス信
ｅＡ１４〜ＡＯで設定し、そのアドレス範囲で任意のデ
ータの書込みを行う。その後、同じアドレス範囲でデー
タの読出しを行い、前にｍ込んだデータと一致するか否
かを検出する。もし、一致するならばデータの読み♂き
の両方が正常に行なわれたことになるので、この時実装
されているメモリ素子１はＲＡＭであるものと判定し、
フリップフロップ３をセット状態のままに保持させてそ
の後のアクセスを行う。
力端子、Ｙをメモリライト信ｆ”；ＭＷＲＯの入力端子
とすると、フリップノロツブ３がセット状態になると、
メモリ素子１の入力端子Ｘ、 ＹにはＡ１４とＭＷＲＯ
を入力し得る状態になる。そこで、プロセッサ２は２５
６にビットより小さい任意のアドレス範囲をアドレス信
ｅＡ１４〜ＡＯで設定し、そのアドレス範囲で任意のデ
ータの書込みを行う。その後、同じアドレス範囲でデー
タの読出しを行い、前にｍ込んだデータと一致するか否
かを検出する。もし、一致するならばデータの読み♂き
の両方が正常に行なわれたことになるので、この時実装
されているメモリ素子１はＲＡＭであるものと判定し、
フリップフロップ３をセット状態のままに保持させてそ
の後のアクセスを行う。
しかし、店込んだデータと読出したデータとが不一致の
場合、このとき実装されているメモリ素子１はＲＯＭで
あるものと判定し、フリップフロップ３をリセット状態
に切替える。すると、メモリ素子１の入力端子Ｘには切
替え接続ゲート４のナントゲートＧ２およびオアゲート
Ｇ３を介して１１１ ＩＩが入力され、また入力端子Ｙ
には切替え接続ゲート５のナントゲートＧ ２ ；Ｊ３
よびオアゲートＧ３を介してアドレス信￥３ｉＡ１４が
入力されてＲＯＭとして使用可能な状態になる。
場合、このとき実装されているメモリ素子１はＲＯＭで
あるものと判定し、フリップフロップ３をリセット状態
に切替える。すると、メモリ素子１の入力端子Ｘには切
替え接続ゲート４のナントゲートＧ２およびオアゲート
Ｇ３を介して１１１ ＩＩが入力され、また入力端子Ｙ
には切替え接続ゲート５のナントゲートＧ ２ ；Ｊ３
よびオアゲートＧ３を介してアドレス信￥３ｉＡ１４が
入力されてＲＯＭとして使用可能な状態になる。
なお、図中の６はアドレス信＠Ａ１４より上位側のアド
レス信号Ａ１５． Ａ１６をデコードし、これらの信号
の組合せによってメモリ素子１に対してチップイネーブ
ル信号ＣＥ１を与えるデコーダであり、これはプロセッ
サ２のアドレスバスＡＤＲ・ＢＵＳが１６ビツトで構成
されているので、メモリ素子１以外のメモリ素子をも選
択できるようにするために設けられているものである。
レス信号Ａ１５． Ａ１６をデコードし、これらの信号
の組合せによってメモリ素子１に対してチップイネーブ
ル信号ＣＥ１を与えるデコーダであり、これはプロセッ
サ２のアドレスバスＡＤＲ・ＢＵＳが１６ビツトで構成
されているので、メモリ素子１以外のメモリ素子をも選
択できるようにするために設けられているものである。
なお、この実施例において切替え接続はゲート回路素子
を用いて行っているが、外部側υ０が可能なリレー接点
等を用いてもよい。
を用いて行っているが、外部側υ０が可能なリレー接点
等を用いてもよい。
［発明の効果］
以上説明したように本光明によれば、実装されたメモリ
素子の種類を自動的に判定して規定の入出力関係に切替
え接続するため、メモリ素子を入れ替えた際に手動の切
替え操作を行う必要がなくなり、その切替え操作ミス等
による不測の事故を完全に防止することができる。
素子の種類を自動的に判定して規定の入出力関係に切替
え接続するため、メモリ素子を入れ替えた際に手動の切
替え操作を行う必要がなくなり、その切替え操作ミス等
による不測の事故を完全に防止することができる。
第１図は本発明の一実施例を示す回路図、第２図は従来
構成を示す回路図である。 １・・・メモリ素子、２・・・プロセッサ、３・・・フ
リップフロップ、４．５・・・切替え接続ゲート。 第１図
構成を示す回路図である。 １・・・メモリ素子、２・・・プロセッサ、３・・・フ
リップフロップ、４．５・・・切替え接続ゲート。 第１図
Claims (1)
- 同一記憶容量で同一形状の読出し専用メモリ素子と読
み書き両用メモリ素子とを基板の同一実装場所で入替え
て使用するメモリ装置において、データの読み書きアド
レス範囲を切替え設定し、各読み書きアドレス範囲で任
意のデータの読み書きを行つて正常な読み書き動作が行
なわれたか否かによつて現在実装されているメモリ素子
の種類を判定する判定手段と、その判定結果に基づいて
実装されているメモリ素子の入出力を規定状態に切替接
続する切替手段とを備えて成るメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61220283A JPS6375853A (ja) | 1986-09-18 | 1986-09-18 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61220283A JPS6375853A (ja) | 1986-09-18 | 1986-09-18 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6375853A true JPS6375853A (ja) | 1988-04-06 |
Family
ID=16748743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61220283A Pending JPS6375853A (ja) | 1986-09-18 | 1986-09-18 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6375853A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5465047A (en) * | 1991-12-06 | 1995-11-07 | Nikkiso Co., Ltd. | Electron spin resonator having variable resonance frequency and error detecting automatic frequency control |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58125125A (ja) * | 1982-01-21 | 1983-07-26 | Toshiba Corp | プログラムの起動方法 |
| JPS59177778A (ja) * | 1983-03-28 | 1984-10-08 | Chino Works Ltd | 電子装置 |
| JPS60197993A (ja) * | 1984-03-21 | 1985-10-07 | Toshiba Corp | メモリ内容読み取り装置 |
-
1986
- 1986-09-18 JP JP61220283A patent/JPS6375853A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58125125A (ja) * | 1982-01-21 | 1983-07-26 | Toshiba Corp | プログラムの起動方法 |
| JPS59177778A (ja) * | 1983-03-28 | 1984-10-08 | Chino Works Ltd | 電子装置 |
| JPS60197993A (ja) * | 1984-03-21 | 1985-10-07 | Toshiba Corp | メモリ内容読み取り装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5465047A (en) * | 1991-12-06 | 1995-11-07 | Nikkiso Co., Ltd. | Electron spin resonator having variable resonance frequency and error detecting automatic frequency control |
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