JPS6376200A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に係り、特にメモリセルの動作
余裕度の評価を容易にし、動作の安定な半導体記憶装置
を得るための回路方式に関す、るう〔従来の技術〕 一般に半導体集積回路の回路設計に用いられている手法
は、電源電圧及びジャンクション温、度の変化に対し、
内部の電位は一定または１等しく変化する様に設計され
ているっこの様に設計された集積回路は、電源電圧を変
化させて、回路の動作余裕度を測定することがむずかし
いため、特開昭５８−８０７９号に記載のように、外部
から内部電位を変えることにより、動作余裕度の測定を
可能としていた。しかし例えばメモリセルの情報保持電
流を考えた時、特許公報昭５７−１２２３４号に記載の
ような放電々流が、Ｒ造時の素子特性ばらつきのため常
時流れ、結果として清報保持１流として作用するため、
単に前述の方法ではメモリセルの情報保持屯ａ全テスト
したい値迄小さくしてテストすることが出来なくなる点
については配慮されていなかった。

〔発明が解決し２ようとする間ＬＡ点〕上記従来技術は
、ワード線を高速に非選択電位に駆動するための放電々
流が、非選択時にも流れる点について配慮されておらず
、情報保持電流を減らしてテストしても、放屈々流の一
部が情報保持電流として作用するため、動作余裕度の沃
１．Ｑビットを含むチップを摘出できない問題があった
。

本発明の目的は、メモリを含む半導体集積回路の機能試
験の際に非選択時には放這々流を流さない様にしたうえ
で、情報保持電流を減らしたテストにより動作余裕度の
狭いビットを含むチップの摘出を容易にすることにある
。

〔問題点全解決するための手段〕

上記目的は、非選択時に外部より強制的に放電回路の内
部電圧を変え、放這々流が流れない様にするとともに、
情報保持電流発生回路の内部磁位を、外部より強制的に
変化させ、情報保持電流を減らして機能試験することに
より達成される。

〔作用〕

放電回路の内部電圧を外部より強制的に変化させること
Ｋより、非選択時の放ｉ埋電流の一部が情報保持電流と
して作用すること全防止できろうこのため、メモリセル
の情報保持動作は、情報保持電流のみで決まるよりにｉ
るので、情報保持電流全小さくすることで、動作余裕度
り）狭いピットを含むテップを容易に検出でさる。

〔実施列〕

以下、本発明の一実施例を第１図により説明する。筐ず
この１で従来の問題点上述べる。フリラグフロップ形の
メモリセルＩＡ〜ＩＤの記憶情報の保持は、次の様にし
て行われる。保持電流は、保持′４流供給線２人及び２
Ｂｉ介して各メモリセルよ電流れる。各メモリセルに於
いては、エミッタが共通接続された一対のトランジスタ
のベース電位が高いトランジスタから保持電流が流れる
。

この保持電流により、トランジスタのコレクタに接続さ
れた抵抗での電位降下Ｋｊ：Ｄフリップ７コツプの状態
は床たれ、記憶情報の保持が行われる。

この保持を流の発生は次の様にして行われる。トランジ
スタ３八と３Ｂ及び抵抗４Ａと４Ｂで構成した電流源回
路と、これらのトランジスタのペースを駆動する内部’
を源回路５で定電流源回路を構成している。内部電源回
路５の出力電圧全端子６に加える電圧より２Ｖｍｘ（こ
こにＶ　ａ　ｚはトランジスタの順方向電圧）高い電圧
とし、端子７に端子６と同一の電圧を加えた時、保持ｔ
こ供給給線に供給する電流ＩＨは、トランジスタの順方
向電圧をＶａｔとし、抵抗４人及び４Ｂの抵抗値をＲ４
とすると次式で求められる。

このためＩＨは、内部電源回路に端子６から供給される
電源電圧には依存しない。一方この図の様なスリップフ
ロップ型のメモリセルに於いて。

メモリセルの動作余裕度は、各メモリセルから流れる保
持電流依存性が大きい。しかし上述の様に電源電圧を変
えても保持電流を変化させる（−とは不可能である。

そこで、従来は端子６と端子７を分離しＡなる値のｌ電
圧を加えて前述の保持電流を減少させて機能試験してい
る。すなわち端子７：りもΔＶＦ、にだけ絶対値の小き
い電源電圧を４ｆ６に印加した時１、迂流Ｉａは次式で
求められる。

この様に電源端子と分離することによシ、保持電流供給
線を流れる電流Ｉｎは、′電源電圧を変える事で増減す
ることが可能となる。本実施例によればすなわち１組立
前のグローブ検査に於いて。

メモリセルの動作余裕度の狭いメモリセルを摘出し、そ
れを含むチップを不良品として排除することが可能にな
る。

しかし１次に述べるような放電回路を有する場合は、内
部′電源回路５のみの制御で保持電流を減らすことが難
しくなる。この放電回路の動作については、特許公報昭
５７−１２２３４号に記載されているように、レベルシ
フト回路９Ａ及び９Ｂ″′ｒ：選択時のワード線８Ａ及
び８Ｂの電位を、レベルシフトし、トランジスタＩＯＡ
及びＩＯＢと抵抗１１Ａ及びＩＩＢで構成した成流源回
路て加えて、放電々流を発生している。非選択時には、
両トランジスタが非導通になる様にして放電々流が流れ
ない様にしている。しかしレベルシフト量の差により、
ワード線が非選択時でもトランジスタＩＯＡ及びＩＯＢ
が非導通にならず、保持直流に相幽する放電々流が流れ
ている場合、前述の内部電γ涼回路５のみの制御で保持
電流を減らすことは逍しくなり、同様な制御手法により
放電々流も同時に減らす必要がある。

本発明は１機能テスト時保持電流として作用する電流１
例えば放電々流を外部より制御して減らすものであり、
これは内部電源回路１２の電源電圧供給用の端子１３を
、他の回路の端子７よシも低い電圧で駆動することによ
シ実現していることに特徴がある。

これは、チップ上で電源端子７と、端子６及び１３をそ
れぞれ独立て設けるか、また６と１３を接続し端子７と
分離して設け、パンケージに実装時に同一の端子に接続
されるようにすることで容易に△Ｖ■を加えることがで
きる。

実装はボンディング法及びＣＣＢ法等その方法によらず
各種の方法が可能である。

第２図は、特開昭５８−８０７９号に記載されている保
持電流を減少させる手法である。この回路は機能試験時
内部電源回路５の出力電圧と、端子１４に外部よフ電圧
を加えて変化させることができる％徴がある。すなわち
内部で決まる電圧よυも低い電圧を端子１４に加えるこ
とによシ、保持電流のみを減らして機能試験することが
できる。

第３図は本発明のもう一つの実施例である。この図でワ
ード線が非選択状態にある時に、トランジスタＩＯＡ及
びｔＯＢを完全に非導通てならずに保持電流供給線から
流れ、保持電流として作用するため１機能試験時には両
トランジスタのベース電位を、端子１５に外部より電圧
を加えて完全に非導通にすることができろう 以上は、内部電源回路５及び１２の出力電圧を外部よシ
変化させて、保持電流ｆ：減少させたものであるが、内
部電源回路５及び１２の内部電位（例えば節点１６）に
外部より電圧を加えられる手段を設けても同様な効果を
得ることができるっ更に保持電流供給線２人及び２Ｂに
、３個以上の電流源が接続されている場合′・ま、それ
ぞれの電流源に上記対策を施すことが好ましい。しかし
全てに施さなくとも、本発明の効果は十分に得られるた
め、効果の高・ハものからＱ５￥次施すことが好ましい
。

またバイポーラ形で説明したが、メモリセルの記憶（’
Ｗ報が保持電流を常時メモリセルに流すことによ９行わ
れているメモリ全てに有効である。特に論理全域り込ん
だ論理付メモリの場合、メモリ単独と同じ様な機能テス
トをすることが難しくなるため本発明の効果はメモリ単
独時よりも犬きくなる。

〔発明の効果〕

本発明によれば、＠能試験時にメモリセルの動作余裕度
を、保持電流を減らした状態で測定できるため、動作余
裕度の狭いメモリセルの検出が容易となり、高集積化及
び闘機能化（論理回路を同一チップに集積化した論理付
メモリ等）に伴うテスト時間の瑠犬′ｆｒ、軽減する効
果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のメモリセル七内部電源回路
図、第２図は保持電流発生回路図、第３図は放電々流発
生回路図である。 ＩＡ〜１１）・・−メモリセル、２Ａ、２Ｂ・・・保持
電流供給線、１４．１５・・・端子、５・・・内部電源
回路。

Claims (1)

【特許請求の範囲】
1. １、保持電流を常時流し続けることにより情報の記憶を
   行なうメモリセルと、保持電流をメモリセルに供給する
   信号線より成るセルアレーを有する半導体集積回路にお
   いて、上記保持電流を供給する信号線に接続された保持
   電流を含む２個以上の電流源回路の節点に、外部より独
   立に電圧を印加できる導電性の端子を設けたことを特徴
   とする半導体集積回路。