JPS6378267A - マルチプロセツサの暴走検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 マスタプロセッサからの制御信号によりフリップフロッ
プをセットし、この制御信号を順次複数のサブプロセフ
すに転送して、最後のサブプロセッサからの制御信号に
よりフリップフロップをリセットし、所定期間内にリセ
ットされない時は暴走状態と判断するものであり、簡単
な構成でマルチプロセッサの暴走を検出できるものであ
る。

〔産業上の利用分野〕

本発明は、マスタプロセッサと複数のサブプロセッサと
からなるマルチプロセッサの暴走検出回路に関するもの
である。

複数のサブプロセッサによりそれぞれ複数の装置を制御
し、それらのサブプロセッサをマスタプロセッサにより
制御するマルチプロセッサに於いて、簡単な構成で暴走
検出を可能とすることが要望されている。

〔従来の技術〕

プロセッサによる制御状態が正常であるか否かを監視す
る方式として、従来は、例えば、プログラムメモリの予
め定められた範囲内のアクセスアドレスではないことを
検出した時に、プログラム暴走と判断してアラーム信号
を出力する方式や、ハードクロツタによりマイクロプロ
セッサに割込要求を行い、割込処理により発生されるソ
フトクロックと、ハードクロックとを比較して、ハード
クロックに対してソフトクロックが発生しない場合に、
異常と判断してアラーム信号を出力する方式等がある。

従って、マルチプロセッサに於いても、各プロセッサ対
応に前述の監視手段を設けて、暴走検出を行うことがで
きる。

〔発明が解決しようとする問題点〕

マルチプロセッサの暴走検出手段として、前述のように
、プロセッサ対応に暴走検出手段を設けた場合は、何れ
のプロセッサに暴走が発生したかを検出することが可能
となるが、マルチプロセッサを構成するプロセッサ数が
多くなると、それに対応して暴走検出手段を多く設ける
ことになり、装置規模が大きくなって高価となる欠点が
ある。

本発明は、マスタプロセッサと複数のサブプロセッサと
からなるマルチプロセッサに於いて、簡単な構成で暴走
検出を可能とすることを目的とするものである。

〔問題点を解決するための手段〕

本発明のマルチプロセッサの暴走検出回路は、マスタプ
ロセッサからの制御信号を順次サブプロセッサに転送し
て、データの授受を行うことを利用したものであり、第
１図を参照して説明する。

それぞれ複数の装置（図示を省略）の制御を行う複数の
サブプロセッサ１−１〜１−ｎと、これらのサブプロセ
ッサ１−１〜１−ｎの共通の情報の処理を行って、これ
らのサブプロセッサ１−１〜１−ｎのそれぞれを順次制
御するマスタプロセッサ２とを備えたマルチプロセッサ
に於いて、マスタプロセッサ２との間で最初にデータの
受け渡しを行うサブプロセッサ１−１への制御信号によ
ってセットされ、最後にデータの受け渡しを行うサブプ
ロセッサ１−ｎからの制御信号によってリセットされる
フリップフロップ３と、タイマ部５等からの所定周期の
信号をカウントし、マスタプロセッサ２からの制御信号
によってクリアされるカウンタ部４とを備えている。

フリップフロップ３がセットされた後、所定期間内にリ
セットされないことをマスタプロセッサ２が識別すると
、制御信号の送出を停止する。それによってカウンタ部
４のクリアが行われないので、カウント内容が所定値以
上となり、暴走検出信号が出力され、その暴走検出信号
によって例えばフリップフロップ６がリセットされ、そ
のｄ端子出力信号が“１”となって、マスタプロセッサ
２に暴走検出の割込信号として加えられる。なお、カウ
ンタ部４の暴走検出信号をマスタプロセッサ２へ暴走検
出の割込信号として加えることもできる。

〔作用〕

複数のサブプロセッサ１−１〜ｌ−ｎは制御信号を順次
転送するように接続されており、マスタプロセッサ２と
の間で最初にデータの受け渡しを行うサブプロセッサ１
−１に制御信号が加えられると、その制御信号によりフ
リップフロップ３はセットされ、処理終了により順次転
送される制御信号が最後にデータの受け渡しを行うサブ
プロセッサ１−ｎから出力されると、その制御信号によ
りフリップフロップ３はリセットされる。

フリップフロップ３がセットされた後、所定期間経過後
にリセ、フトされることをマスタプロセッサ２が識別す
ると、次の制御信号を送出するが、所定期間経過後もリ
セットされないことを識別すると、次の制御信号の送出
を停止する。それによって、カウンタ部４はクリアされ
ないので、カウント内容が大きくなり、所定値以上とな
ると、暴走検出信号が出力される。それに伴ってマスタ
プロセッサ２に割込信号が加えられ、例えば、システム
リセットが行われる。

〔実施例〕

以下図面を参照して本発明の実施例について詳′細に説
明する。

第２図は本発明の実施例のブロック図であり、１１１〜
１ｌ−ｎはサブプロセッサ（Ｓ　Ｐ　Ｕ）、１２はマス
タプロセッサ（ＭＰＵ）１３はフリップフロップ、１４
はデコーダ（ＤＥＣ）　、１５はウォッチドッグタイマ
回路（ＷＤＴ）　、１６はメインメモリ　（ＭＭ）　、
１７はランダムアクセスメモリ（ＲＡＭ）　、１８はメ
インバス、１９はサブバス、２０はインバータ、２１〜
２４はゲート回路、２５はドライバ、２６は発光ダイオ
ード、２７は電流制限用抵抗、■は電源電圧である。

サブプロセッサ１１−１〜１１−ｎは、第１図に於ける
サブプロセッサ１−１〜１−ｎに相当し、マスタプロセ
ッサ１２は第１図に於けるマスタプロセッサ２に相当し
、フリッブフロフブ１３は第１図に於けるフリップフロ
ップ３に相当し、デコーダ１４及びマスタプロセッサ１
２が、第１図に於けるタイマ部５に相当し、ウォッチド
ッグタイマ回路１５とマスタプロセッサ１２とにより第
１図に於けるカウンタ部４とフリップフロップ６との機
能を実現している。

サブプロセッサ１１−１〜１１−ｎは、図示を省略した
複数の装置の制御及び監視を行うものであり、監視情報
に基づいてそれぞれの装置を制御し、又は監視情報をマ
スタプロセッサ１２に転送し、マスタプロセッサ１２か
らの制御情報に従って各装置の制御を行うものである。

サブプロセッサ１１−１〜１１−ｎとマスタプロセッサ
１２との間は、ランダムアクセスメモリ１７を介して各
種の情報の転送が行われる。

マスタプロセッサ１２は、一定周期で制御信号を形成す
る為の特定アドレスをメインバス１８に出力し、その特
定アドレスはデコーダ１４によりデコードされ、デコー
ド出力が“１”の時は、ゲート回路２１．２２が開かれ
、又その立上りをマスタプロセッサ１２の割込信号とす
る。又デコード出力が“Ｏ”の時は、インバータ２０を
介して最初のサブプロセッサ１１−１に対する制御信号
となり、又ゲート回路２３．２４が開かれる。

サブプロセッサ１１−１は、この制御信号の立上りを割
込信号として動作し、マスタプロセッサ１２からランダ
ムアクセスメモリ１７の所定領域に書込まれた制御情報
を、ゲート回路２４からサブバス１９を介して読取り、
又監視情報等をサブバス１９からゲート回路２３を介し
てランダムアクセスメモリ１７０所定領域に書込み、そ
の処理が終了した時に、制御信号を次のサブプロセッサ
１１−２へ割込信号として転送する。

このサブプロセッサ１１−２は、前述の場合と同様に、
ランダムアクセスメモリ１７の所定領域に書込まれた制
御情報を読取り、又監視情報等を書込み、その処理の終
了により制御信号を次のサブプロセッサ１１−３へ転送
する。

制御信号が順次サブプロセッサに転送されて、マスタプ
ロセッサ１２との間の情報の授受が行われ、最後のサブ
プロセッサ１１−ｎがマスタプロセッサ１２との間の情
報の授受を終了すると、制御信号がフリップフロップ１
３のリセット端子Ｒに加えられる。従って、サブプロセ
ッサを多数設けて分散制御を行わせる場合でも、マスタ
プロセッサ１２との間でランダムアクセスメモリ１７を
介して所望の情報を円滑に受け渡しできることになる。

又フリップフロップ１３は、最初に情報の授受を行うサ
ブプロセッサ１１−１に対する制御信号がセット端子Ｓ
に加えられてセットされ、最後に情報の授受を行う一サ
ブプロセッサ１ｆ−ｎからの制御信号がリセット端子Ｒ
に加えられてリセットされ、その出力端子Ｑの状態は、
メインバス１８を介してマスタプロセッサ１２に読取ら
れる。

この場合、正常であれば、所定期間内にサブプロセフサ
１１−１〜１１−ｎに於ける情報の授受が順次行われる
ので、フリップフロップ１３はリセットされるが、サブ
プロセッサ１１−１〜１１−ｎの何れか一つでも暴走状
態であると、それ以降のサブプロセッサに制御信号が加
えられな（なるので、最後のサブプロセッサ１１−ｎか
ら制御信号が出力されないことになり、フリップフロッ
プ１３はリセットされない。従って、セットされたフリ
ップフロップ１３が所定期間経過してちり。

セットされない場合は、サブプロセッサ１１−１〜１１
−ｎの何れかが暴走したと判断することができる。

又フリップフロップ１３の出力端子Ｑに、インバータ２
５を介して発光ダイオード２６が接続されており、出力
端子Ｑが“１”となると、＋■の電圧により発光ダイオ
ード２６に電流が流れて発光する。サブプロセッサ１１
−１〜１１−ｎが正常の場合は、一定周期でフリップフ
ロップ１３の出力端子Ｑは“１”と“０”とになり、又
異常の場合は、“１″が継続される。又マスタプロセッ
サ１２が異常の場合は、制御’Ｂ　（ｆｉ号が送出され
ないので、“０”のｍ続となるから、発光ダイオード２
６により正常か否かの表示が可能となる。

又ウォッチドッグタイマ回路１５は、サブプロセッサ１
１−１〜１１−ｎが総て正常に動作している時に、デコ
ーダ１４の出力信号の立上りを基に、マスタプロセッサ
１２からメインバス１８を介してリセットされ、このリ
セットが行われない場合は、所定の期間が経過した後、
マスタプロセッサ１２に暴走検出として割込信号を加え
ることになり、第１図に於けるカウンタ部４とフリップ
フロップ６とからなる構成に対応した動作を行うもので
ある。

第３図は本発明の実施例の動作説明図であり、（ａ）は
デコーダ１４のデコード出力の制御信号、（ｂ）はマス
タプロセッサ１２の動作期間、（Ｃ１〜（ｅ）はサブプ
ロセッサ１１−１．１１−２．１１−Ｈの動作期間、（
ｆ）〜（ｈ）はフリップフロップ１３の出力端子Ｑの状
態を示し、（ｆ）は正常時、（ｇ）はサブプロセッサ１
１−１〜１１−ｎの何れかが異常の場合、（ｈ）はマス
タプロセッサ１２が異常の場合を示す。

制御信号は、（ａｌに示すように、マスタプロセッサ１
２からの特定アドレスにより、“１”の期間Ｔ１と“Ｏ
”の期間Ｔ２との切替えが行われるものであり、デコー
ダ１４に例えばランチ機能を設け、期間ＴＩ、Ｔ２の切
替えを行う特定アドレスを用いることにより、容易に制
御信号を形成することができる。この期間ＴＩに於いて
は、ゲート回路２１．２２が開かれ、又その立上りがマ
スタプロセッサ１２への割込信号となるので、マスタプ
ロセッサ１２は、各サブプロセッサ１１−１〜１１−ｎ
への制御情報を、ゲート回路２１を介してランダムアク
セスメモリ１７のサブプロセッサ１１−１〜１１−ｎ対
応頭載に書込み、又各サブプロセッサ１１−１〜１１−
ｎからの情報をランダムアクセスメモリ１７から読取る
。このようなマスタプロセッサ１２の動作期間Ｔｍより
、制御信号の期間Ｔ１は少し長く設定されている。

次の期間Ｔ２に於いては、“０°の制御信号がインバー
タ２０により反転されて“１“となり、その立上りが最
初のサブプロセッサ１１−１への割込信号となる。又ゲ
ート回路２３．２４が開かれ、フリップフロップ１３が
セットされる。そして、サブプロセッサ１１−１は、マ
スタプロセッサ１２からの制御情報をランダムアクセス
メモリ１７から読取り、監視情報等をランダムアクセス
メモリ１７に書込み、その処理の終了により制御信号を
次のサブプロセッサ１１−２に転送する。

従って、サブプロセッサ１１−１〜１１−ｎは、（Ｃ１
〜（Ｑｌに示すように順次動作し、ランダムアクセスメ
モリ１７対するアクセス動作が総て完了できるように、
期間Ｔ２が設定されている。

フリップフロップ１３は、最初のサブプロセッサ１１−
１に加えられる制御信号の立上りでセットされ、正常時
は、最後のサブプロセッサ１１−ｎの動作終了によりリ
セットされるので、その出力端子Ｑは（ｆｌのように、
セットされた後、所定期間内にリセットされることを繰
り返す。又マスタプロセッサ１２は、この出力端子Ｑの
状態を読取り、正常と判断した時は、次の制御信号の為
の特定アドレスを出力し、デコーダ１４でデコードされ
て制御信号となり、そのデコード出力の立上りのタイミ
ングで、マスタプロセッサ１２からメインバス１８を介
して、ウォッチドッグタイマ回路１５がリセットされる
。

フリップフロップ１３がセットされた後、（ｇ）に示す
ように、所定期間経過後もリセットされない場合、マス
タプロセッサ１２は、サブプロセッサ１１−１〜１１−
ｎの何れかが暴走していると判断し、期間Ｔ１から期間
Ｔ２への切替えを行う為の特定アドレスを出力しない。

即ち、制御信号の送出を停止する。従って、制御信号の
立上りのタイミングがな（なり、マスタプロセッサ１２
によりウォッチドッグタイマ回路１５はリセットされな
いことになる。

ウォッチドッグタイマ回路１５は、マスタプロセッサ１
２によりリセットされない場合に、Ｔ３＞Ｔ１＋Ｔ２の
期間Ｔ３経過すると、マスタプロセッサ１２に割込信号
を加えて、システムリセットを行わせるものである。

又マスタプロセッサ１２が暴走した場合は、一定周期の
制御信号が出力されないので、フリップフロップ１３は
リセット状態をｍ続するから、その出力端子Ｑは（ｈ）
に示すように“０”が継続することになる。この場合も
、Ｔ３＞Ｔ１＋Ｔ２の期間Ｔ３経過後に、ウオッチドッ
クタイマ回路１５からマスタプロセッサ１２に割込信号
を加えて、システムリセットを行わせるものである。

前述のように、サブプロセッサ１１−１〜１１−ｎの何
れかが暴走した場合と、マスタプロセッサ１２が暴走し
た場合とを区別して検出することできる。

第４図は本発明の交換機に適用した実施例のブロック図
であり、第２図と同一符号は同一部分を示し、３１．３
２はゲート回路、３３は通話路制御回路（ＳＰＣ）、３
４は通話路ネットワーク（ＮＷ）　、３５は加入者回路
（１，、Ｃ，）　、３６は各種のトランク（’Ｔ’ＲＫ
）　、３７は暴走検出回路である。

サブプロセッサ１１−１〜１１−１によりそれぞれ複数
の加入者回路３５の制御及び監視が行われ、加入者の発
呼、応答等を検出した情報は、その収容位置情報を含め
て、順次加えられる制御信号に従って、サブバス１９．
ゲート回路３２を介してランダムアクセスメモリ１７の
所定領域に書込まれる。又ランダムアクセスメモリ１７
から読取った制御情報に従って加入者回路３５の制御が
行われる。

又サブプロセッサ１１−ｊ〜１１−ｎによりそれぞれ複
数のトランク３６の制御及び監視が行われ、被呼者応答
情報や着呼情報等が、制御信号に従って、サブバス１９
．ゲート回路３２を介してランダムアクセスメモリ１７
の所定領域に書込まれ、そのランダムアクセスメモリ１
７から読取った制御情報に従ってトランク３６の制御が
行われる。

マスタプロセッサ１２は、ゲート回路３１．メインバス
１８を介して、ランダムアクセスメモリ１７から順次サ
ブプロセッサ１１−１〜１１−ｎ対応領域の情報を読取
り、それに従って制御情報を書込む。又マスタプロセッ
サ１２は、発呼情報、被呼者情報等を基に通話路制御装
置３３に通話路設定や通話路開放等の制御情報を加え、
通話路制御装置３３はその制御情報に従って通話路ネッ
トワーク３４を制御し、加入者回路３５とトランク３６
との間の通話路の設定或いは開放を行わせる。

前述のマスタプロセッサ１２の動作とサブプロセッサの
動作を切替える為の制御信号がデコーダ１４から出力さ
れ、最初のサブプロセッサ１１−１に１″の制御信号が
加えられると、その制御信号がゲート回路３２と暴走検
出回路３７とに加えられ、最後のサブプロセッサ１１−
ｎからの制御信号が暴走検出回路３７のリセット端子Ｒ
（第１図又は第２図のフリップフロップ３．１３のリセ
ット端子Ｒに相当）に加えられる。

従って、暴走検出回路３７は、第２図について説明した
ように、最初のサブプロセッサ１１−１に制御信号が加
えられた後、所定期間内に最後のサブプロセッサ１１−
ｎから制御信号が出力されない時、又は所定期間以上、
最初のサブプロセッサ１１−１への制御信号が加えられ
ない時に、暴走検出信号を出力し、メインバス１９を介
してマスタプロセッサ１２に割込信号を加えて、システ
ムリセットを行わせることになる。

〔発明の効果〕

以上説明したように、本発明は、複数のサブプロセッサ
１−１〜ｌ−ｎが順次制御信号を転送して、制御信号を
受信したサブプロセッサがマスタプロセッサ２との間で
データの受け渡しを行うマルチプロセッサに於いて、最
初にデータの受け渡しを行うサブプロセッサ１−１に加
える制御信号によってセットされ、最後にデータの受け
渡しを行うサブプロセッサ１−ｎからの制御信号によっ
てリセットされるフリップフロップ３を設け、このフリ
ップフロップ３がセットされた後に所定期間経過しても
リセットされないことをマスタプロ・セッサ２が識別す
ると、制御信号の送出を停止するので、この制御信号に
よってリセットされるウォッチドッグタイマ回路１５等
のカウント部４のカウント内容が所定値以上となって、
暴走検出信号が出力される。従って、簡単な構成で複数
のサブプロセッサ１−１〜１−ｎの暴走を検出すること
ができる。又マスタプロセッサ２が暴走した場合も、フ
リップフロップ３のリセット状態が継続することにより
、容易に検出することができる利点がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の実
施例のブロック図、第３図は本発明の実施例の動作説明
図、第４図は本発明の交換機に適用した実施例のブロッ
ク図である。 １−１〜１−ｎ、１１−１〜１１−ｎはサブプロセッサ
（ＳＰＵ）　、２．１２はマスタプロセッサ（ＭＰＵ）
　、３．１３はフリップフロップ、４はカウンタ部、５
はタイマ部、６はフリップフロップ、１４はデコーダ（
ＤＥＣ）　、１５はウォッチドッグタイマ回路（ＷＤＴ
）　、１６はメインメモリ　（ＭＭ）　、１７はランダ
ムアクセスメモリ　（ＲＡＭ）、１８はメインバス、１
９はサブバス、２０はインバータ、２１−２４はゲート
回路である。

Claims (1)

1. 【特許請求の範囲】 それぞれが複数の装置の制御を行う複数のサブプロセッ
   サ（１−１〜１−ｎ）と、該複数のサブプロセッサ（１
   −１〜１−ｎ）の共通の情報の処理を行って該複数のサ
   ブプロセッサ（１−１〜１−ｎ）のそれぞれを順次制御
   するマスタプロセッサ（２）とを備えたマルチプロセッ
   サに於いて、前記マスタプロセッサ（２）との間で最初
   にデータの受け渡しを行うサブプロセッサ（１−１）に
   加える制御信号によりセットされ、最後にデータの受け
   渡しを行うサブプロセッサ（１−ｎ）からの制御信号に
   よってリセットされるフリップフロップ（３）と、 所定周期の信号をカウントし、前記マスタプロセッサ（
   ２）との間で最初にデータの受け渡しを行うサブプロセ
   ッサ（１−１）に加える前記制御信号によりクリアされ
   るカウンタ部（４）とを備え、 前記フリップフロップ（３）のセット、リセット状態を
   前記マスタプロセッサ（２）が読取り、セットされた後
   所定期間経過後もリセットされないこと識別した時に、
   前記制御信号の送出を停止し、該制御信号の送出停止に
   より前記カウント部（４）がクリアされず、カウント内
   容が所定値以上となって暴走検出信号を出力する構成と
   したことを特徴とするマルチプロセッサの暴走検出回路
   。