JPS6378575A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 第１の発明は、自己整合的な電極形成技術に係り、特に
、極めて近接した電極を絶縁性よく形成するのに好適な
半導体装置とその製造方法に関する。

第２の発明は、微小な電極形成に係り、特に、サブミク
ロンゲート電極、エミッタ電極形成に好適な半導体装置
の製造方法に関する。

〔従来の技術〕

従来、化合物半導体、砒化ガリウム（Ｇ　ａ　Ａ　ｓ　
）、アルミニウム砒化ガリウム（Ａ　ｎ　ＧａＡｓ）の
へテロ接合を用いる２ＤＥＣ−ＦＥＴ　（２次元電子ガ
ス電界効果型トランジスタ）或いはＨＢＴ　（へテロ接
合バイポーラトランジスタ）において、トランジスタ高
性能化を目的として、２ＤＥＣ−ＦＥＴにおいては、ソ
ース・ドレイン電極とゲート電極の間隔を縮め、寄生抵
抗Ｒ８□を低減させる工夫がなされてきた（電子通信学
会技術研究報告、　Ｖｏｌ、８５．　Ｎｏ、２６３．　
ＰＰ、　１０３−１１０）、一方、ＨＢＴにおいても、
ベース抵抗ｒｎｎ′低減を目的としてエミッタとベース
電極を縮める工夫がなされてきた。これについては、例
えば、インターナショナルエレクトロン・デバイス　ミ
ーティング、１９８５年、第３２５頁（Ｉ　ｎｔ、ｅｒ
ｎａｔｉｏｎａｌ　　Ｅｌｅｃｔｒｏｎ　　Ｄｅｖｉｃ
ｅ　　Ｍｅｅｔ、ｉｎｇ。

１９８５、ｐ、３２５）に記載されている。

また、化合物半導体、特に砒化ガリウム（ＧａＡｓ）を
用いたＧａＡｓ　Ｍ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔ　（Ｍｅｔａ
ｌＳｅｍｉｃｏｎｄｕｃｔｏｒ　　Ｆｉｅｌｄ　　Ｅｆ
ｆｅｃｔ　　−工−ｒａｎｓｉｓｔ、ｏｒ）を用いた大
規模集積回路（Ｌ　ａｒｇｅ　Ｓ　ｃａｌｅ上ｎｔｏｇ
ｒａｔｅｄ　Ｃ１ｒｃｕｉｔ、　（Ｌ　Ｓ　Ｉ　）　）
　　（たとえば、プロミーディンゲス・オブ・ザ・アイ
イーイーイー・ガリヒ素アイシー・シンポジウム、第４
１頁〜４４頁、１１月、１９８５年（Ｐ　ｒｏｃｅｅｄ
ｉｎｇｓｏｆ　ｔｈｅ　Ｉ　Ｅ　Ｅ　Ｅ　ＧａＡｓ　Ｉ
　ＣＳｙ＋ｎｐｏｓｉｕｍ。

ｐｐ、４１−４４．Ｎｏｖ、１９８５）を参照）におい
て、従来、主として、高耐熱性金属（例えば、ＮＳｉ、
ＷＡｆｌ）をゲート金属に用い、ｎ＋　（高濃度層）領
域形成のイオン注入形成を高耐熱金属をマスクイオンと
して、用いてきた。

ＦＥ’Ｔ主要部（ゲート電極同辺）の断面図を第５図（
ａ）、（ｂ）に示す。

高耐熱金属１４′をマスクにｎ中領域２５がイオン注入
法で形成されているためにゲート金属１４′の下方一部
がｎ十領域になっており、トランジスタの閾値電圧Ｖｔ
ｈがゲート長に依存する、いわゆる短チャンネル効果を
ひきおこしていた。

一方、その解決策として第５図（ｂ）の様にｎ＋領領域
ゲート金属の側壁絶縁膜１０９を用いる構造も実現され
てきている。

〔発明が解決しようとする問題点〕

上記従来技術においては、 （１）２ＤＥＧ−ＦＥＴ形成にみられる様に、ゲートホ
トレジストをマスクイオンとしてゲート金属のサイドエ
ツチングを利用し、自己整合的にソース・ドレイン金属
を真空蒸着形成していた。この方法では、ソース・ドレ
イン金属が等方的に被着されるので、ソースゲート間シ
ョートがしばしば発生していた。

（２）一方ＨＢＴ形成例にみられる様に、エミッタ領域
とベース電極を電気的に分離するため、エミッタ領域側
壁に５ｉ０２を被着する方法がとられていた。しかしな
がら、この様に、エミッタ領域形成後ホトレジストを除
去し、ＳｉＯ２を形成する方法では、ベース電極を取り
出すため、新たなリソグラフィ一工程を要し、プロセス
工程が複雑になる欠点が存在した。

さらに、上記従来技術では、ｎ＋領域１２５がゲート金
ｇｌ１４’の下部にまで形成される（第５図（ａ））た
め、ソース・ゲート間寄生抵抗Ｒ，，の低域には極めて
有効であり、高いトランジスタ性能（たとえば相互コン
ダクタンスｇｍ〜２００〜３ｏＯｍＳ／ｌｌｌ１１）を
実現してきた。

しかしながら、上記従来技術では、 （３）ゲート金属加工技術の限界からゲート長Ｌｇが不
可避的に、ロット間でバラツキ、その結果、短チャンネ
ル効果のために、閾値電圧Ｖｔｈが変動してしまい、Ｌ
ＳＩのアクセス時間の低下とバラツキの主たる原因とな
っていた。

（４）ゲート金属１１４′を形成後、高温（８００°Ｃ
前後）アニールによりｎ＋領領域活性化するため、ゲー
ト金属とｎ型能動層１１０との間の反応により、閾値電
圧Ｖｔｈが変動してしまい、ＬＳＩアクセス時間の低下
をひき起してきた。

上記問題点（３）、（４）は、係る高耐熱金属をｎ“イ
オン注入のマスク材として用いるプロセスに不可避的な
問題があった。

特に、ＬＳＩ高性能化にはゲート長のサブミクロン化が
、不可欠であり、その場合には、上記問題点（３）の問
題を解決することが本質的であった。

本発明の目的は、上記問題点を解決できる半導体装置の
製造方法を提供することにある。

〔問題点を解決するための手段〕

上記問題点（１）、（２）は、パターンの形成さ九たホ
トレジスト等の有機材料上に、ホトレジストを変形させ
ることなく、被着できる低温絶縁膜形成技術を用いて解
決できる。

発明の要点を、第１図（ａ）、（ｂ）、（ｃ）を用いて
説明する。

通例１〜数μｍ長のパターニングされたホトレジスト２
をマスク材として、ドライエツチング等のエツチングを
用いて、電極を形成したい半導体層３を露出させる。１
は半導体層３に形成される電極５と電気的に絶縁したい
部分の総称で、領域１と名付けておく。この状態で、ホ
トレジスト２を変形させない低温で絶縁膜（たとえば、
光ＣＶＤ法によるＳｉＮ等）４を形成する。

この場合、ステップカバレッジの良い絶縁膜形成方法を
用いる。即ち領域１の側壁部分に絶縁膜４を被着させる
ことが必要である（第１図（ａ））。

次にドライエツチング等の方法で、ホトレジスト２をマ
スクにして平坦部分の絶縁膜４を選択的に除去する。続
いて電極金属５を被着させ、ホトレジスト部分の電極を
リフトオフ等の方法を用いて除去する（第１図（Ｃ））
。

上記問題点（３）、（４）は、ｎ十領域形成後。

ゲート金属を形成する工程をとることで回避できる。

ゲート長のバラツキは、一つのウェーハ内でのバラツキ
は一般に小さく、ウェーハ間、或いはロフト間でのバラ
ツキが大きくなる傾向が知られていた。そこで、ゲート
加工後にゲート表を調整できるプロセス工程であること
が非常に望ましい。

第４図（ａ）〜（ｇ）を用いて、説明する。

半導体層１１０上に、絶縁層１２１，１２２゜１２３を
形成後、ゲートホトレジスト１２４を形成する。ドライ
又はウェットエツチングを除いて、ゲートホトレジスト
１２４をマスクに選択的に、絶縁層１２２，１２３を除
去する。

大略、ゲートホトレジスト１２４の幅は、通常０．８μ
ｍ〜１０μｍ程度である。

続いて必要な領域にホトレジスト加工を施し、１２４．
１２３，１２２をマスク材としてＳ＋等のイオン１２５
を、絶縁膜１２１をスルー膜としてイオン注入する（第
４図（ｂ））、更にホトレジスト１２４等は除去洗浄後
、アニール活性化し、ホトレジスト１２６を全面に塗布
平坦化し、第４図（ｃ）の如き状態とする。絶縁膜１２
２に対して絶縁膜１２３を選択的に除去し、光ＣＶＤ等
ホトレジスト１２６に変形を与えず、ステップカバレッ
ジの良い絶縁膜形成方法を用いて低温絶縁膜１１３を形
成する。更に、実方性ドライエツチングを用いてホトレ
ジスト上絶縁膜１１３及び、絶縁物１２２，１２１を除
去する。（第４図（ｅ））。

この場合、絶縁膜１２２はエツチング時にサイドエツチ
ングが生じる方が望ましい。又、絶縁膜１２１ではサイ
ドエツチングが生じない方が望ましい。

次に、全面に電極メタル１１４を被着し、リフトオフ法
により、Ｗ１極１１４を形成する（第４図（ｆ））。

次に、ソース・ドレイン電極１３０，１３１を形成して
、工程を終了する。

〔作用〕

第１図のように第１の発明では、パターニングされたホ
トレジスト下部の領域１と電極５を１回のリソグラフィ
一工程で、自己整合的に分離できるので、非常に工程が
簡略化される。又、被着させる絶縁膜４として光ＣＶＤ
５ｉＮ等を選ぶと、非常に被着速度が遅い（３ｎｍ／分
）ので極めて膜厚制御性が良く、かつ非常に薄く側壁絶
縁膜を形成できるので、ＦＥＴにおいてはきわめて、寄
生抵抗Ｒｓｇの小さい構造を実現でき、ＨＢＴにおいて
は、ベース抵抗ｒｎｎ′の極めて小さい構造を実現でき
る。

第４図に示したように第２の発明の半導体装置の製造方
法においては、ダミーゲート加工（第４図（ｂ）、（ｃ
）、（ｄ））において、ダミーゲート長を実測できる。

ダミーゲート長実測後、非常に被着速度の遅い（２−１
０ｎｍ／分）光ＣＶＤ絶縁膜１１３の膜厚を所望のゲー
ト長になる様に調整することができる。

又、ｎ中領域１２５は拡散によりダミーゲート長に比べ
大略０．２μｍ程度内側に入る（第４図（Ｃ））。しか
し、光ＣＶＤ絶縁膜１１３の膜厚を０．１〜０．４μｍ
程度にうまく膜厚を選ぶことで、ゲートメタル１１４と
ｎ十領域１２５の距離を実に制御性良く決定することが
できる。

以上の方法により、上記問題点の一つであるゲート長の
バラツキによる短チャンネル効果、ゲート耐圧向上の問
題は解決することができる。

又、ゲートメタルを形成後高温プロセスを通すことがな
いので、高温プロセスに特有なしきい値電圧Ｖｔｈの変
動はなくなった。

〔実施例〕

以下、第１の発明を実施例１，２を通して更に詳しく説
明する。

（実施例１） 本発明を２ＤＥＣ−ＦＥＴに適用した場合の実施例を第
２図（ａ）、（ｂ）に示す。

半絶縁性Ｇ　ａ　Ａ　ｓ基板ｌｏ上に、ＭＢＥ（分子線
エピタキシー法）を用いてアンドープＧａＡｓ１ｌを１
μｍ、アンドープＡＱ）（Ｇａｌ−ＸＡ５　（ｘ〜０．
３）１２を３ｎｍ、Ｓｉを２　Ｘ　１０１８ａｎ−３ド
ープしたｎ型ＡＱ　ｘＧａｌ−ｘＡｓ　（ｘ　〜０．３
）１３を３０ｎｍ、Ｓｔをわずかに（〜１０　”ｅｌｌ
−３）ドープしたｎ−ＧａＡＳＷＪｌ　４を２０ｎｍ形
成した。

メサエッチングによる素子間分離の後、ゲート電極金属
１（Ａｆｌ、又はＭ　ｏ　／　Ａ　ｕ等）を５０ｃｍｍ
被着させた。更に０．９μｍ長で厚さ０．８μｍのホト
レジスト２のパターニングを行なった。

続いて、ドライエツチングを用いてゲート金属１をホト
レジスト２をマスクとして選択的に加工した。この時ゲ
ートメタルのサイドエツチング量は０．２５μｍであっ
た。更に、光ＣＶＤ法を用いて、ＳｉＮを１５０ｎｍ全
面に被着させた。更にＣＦ　４系ガスを用いたドライエ
ツチングで、平坦部のＳｉＮを除去した。次にソース・
ドレイン電極メタル（ＡｕＧｅ／　Ｎ　ｉ　／　Ａ　ｕ
　）を２００ｎｍ被着させた（第２図（ｂ））。

次に、通常のリフトオフ工程を用いてゲート電極１上の
ホトレジスト２及び、ソース・ドレイン電極メタル１５
を除去した。この場合のゲート電極ゲート長は０．４μ
ｍであり、高周波１２ＧＨｚ、でのノイズ指数は１．０
ｄＢであり、きわめて低ノイズのＦＥＴを実現できた。

又、本発明では、オーミック電極１５とゲート電極１と
が光ＣＶＤ５ｉＮ膜４により電気的にきわめて良く分離
されているので、今までの公知例でしばしば生じていた
ソース・ゲート間の接触不良という現象はなくなった。

本実施例では通常の２ＤＥＣ−ＦＥＴに本発明を適用し
た場合について説明した。

しかしながら、ゲート電極１をｐ型Ｇ　ａ　Ａ　ｓ或い
はｐ型Ｃ，ａＡｓ／ＡＱＧａＡｓにおきかえ、又、アン
ドープＧａＡｓ１ｌを膜厚３００ｎｍ程度におさえ、ア
ンドープＧａＡｓ１ｌと、基板ＩＯの間にＰ＋ＧＧａＡ
ｓ４００ｎ形成した。いわゆる２ＤＥＣ−ＨＢＴ　（２
次元電子ガス・ペテロバイボーラトランジスタ）におい
ても適用可能である。

（実施例２） ＨＢ　Ｔのエミッタ及びベース電極形成に本発明を適用
した場合の実施例を第３図（ａ）、（ｂ）。

（ｃ）、（ｄ）に示す。

半絶縁性ＧａＡｓ基板ｌＯ上に、ＭＯＣＶＤ　（有機金
属熱分解法）を用いて、アンドープＰ−Ｇ　ａ　Ａ　ｓ
層５１をバッファ一層として１μｍ形成後、Ｓｉを５　
Ｘ　１０　”ｃｍ−”含有するｎ”ＧａＡＳ層５２を３
０００人更に、Ｓｉを５　Ｘ　１０１５ｃｍ−’含有す
るｎ型ＧａＡｓ５６を３０００人、更にＭｇをＩ×１０
１９Ｃａｌ−３含有するｐ　”ＧａＡｓ５４を１０００
人。

Ｓｉを５×１０１７１″″３含有する Ａ　Ｑ　Ｏ３Ｇａｏ　７　Ａｓ５５を２０００人、同じ
ドーピングのｎ型ＧａＡｓ５６を１０００人、Ｓｉを５
Ｘ　１０１６ｃｍ−３含有するｎ”ＧａＡｓ５７を２０
００人形成した。続いて、エミッタ領域を形成するホト
レジスト５８を形成、ＣＣＵ　２　Ｆ　２／Ｈｅ混合ガ
スを用いてｎ−ＧａＡｓ５６まで選択的にエツチング後
、化学エツチングにより、ｎ型ＡＱＧａＡｓ５５を除去
した。引き続き光ＣＶＤ　　５ｉＮ６０を３０００人被
着後２ドライエツチングにより平坦部のＳｉＮを除去し
た。ホトレジスト５８をマスクとしてＡｕＺｎ２０００
人を被着させ、リフトオフ後４５０℃のアロイを行なっ
た。（第３図（ｂ））、引き続き、プラスｖｃＶＤｓｉ
Ｎ６１を３０００人形成後、平坦化プロセスを用いて、
エミッタ部分を露出させた後、エミッタな極６ごとにＡ
ｕＧｅ／Ｎ　ｔ／Ａｕを形成した。

引き続きコレクタ電極及び素子間分離は通常の方法を用
いて行なった。

本実施例では通常のｎｐｎ型ＨＢＴに本発明を適用した
場合について説明したが、注入効率に優れるｐｎｐ型Ｈ
ＢＴにおいても適用可能である。

以下、第２の発明の実施例について述べる。

（実施例３） ＧａＡｓ−ＭＥＳＦＥＴにおいて、０．５　ｔｔｍＦＥ
Ｔを形成する場合の実施例を第４図に示す工程に具体的
材質、膜厚、ドーピングレベルを書き下す形で示してい
く。

半絶縁性Ｇ　ａ　Ａ　ｓ基板にイオン注入法で形成され
たｎ型能動層領域１１０上に５ｉＮ１２１を５０ｎ　ｍ
　ＣＶ　Ｄ法で形成する。つづいてＳｉ、０２１２２を
３００　ｎｍ、更にＳ　ｉ　Ｎ　１２３を４００ｎｍ形
成する。長さ１．２μｍのゲートホトレジスト１２４を
加工後、ドライエツチングと化学エツチングを用いて、
絶縁膜１２２，１２３を選択的に除去する。Ｓｉイオン
１２５をドース量３Ｘ１０１３ａｍ−３、加速電圧１７
０ｋｅＶの条件下でホトレジスト１２４、絶縁膜１２２
，１２３をマスクにしてイオン注入する。（第４図（ｂ
））ホトレジ久ト除去後、８００℃、１０分のアニール
を行ない、Ｓｉイオン１２５を活性化させた。次に平坦
化プロセスを用いて、ダミーゲート１２３゜１２２（第
４図（Ｃ））の高さまで、ホトレジスト１２６の埋込み
を行なった（第４図（Ｃ））。

次に、Ｓ　ｉ　Ｎ　１２３を除去し、光ＣＶＤ法を用い
て５ｉＮ１１３を３００ｎｍ形成した。

異方性エツチングを用いて、光ＣＶＤ５ｉＮ１１３の平
坦部分を除去し、更に等方性エツチングでＳｉ○２１２
２．更にＳ　ｉ　Ｎ　１２１を除去する（第４図（ｅ）
）。

ゲートメタルとしてＴ　ｉ　／　Ｐ　ｔ　／　Ａ　ｕ或
いは、Ａｕ或いはＭ　ｏ　／　Ａ　ｕを２００ｎｍ程度
真空蒸着し、リフトオフにより、ゲート電極１１４を形
成する（第４図（ｆ））。

最後に、マスク合せによりソース・ドレイン電極１３０
，１３１を形成する。

本実施例では、三層のダミーゲート絶縁膜１２１．１２
２，１２３を用いたが、これは必ずしも必要ではない。

単一の絶縁膜、或いは二層の絶縁膜でもよい。

又、ＧａＡｓ　ＭＥ　Ｓ　Ｆ　Ｅ　Ｔのゲート電極形成
に応用した例で示したが、ＡＱＧａＡｓ／ＧａＡｓヘテ
ロ接合を用いた、２ＤＥＧ−ＦＥＴにおいても本発明は
有効である。本ＦＥＴでは、ゲート長は０．５μｍであ
り、ゲート電圧Ｏ■での相互コンダクタンスｇｍは３５
０ｍ５／ｍｍであった。従来の構造のものより５０〜１
００ｍ５／ａｈａ大きい相互コンダクタンスを得た。

（実施例４） ダミーゲート絶縁膜に対して、自己整合的にソース・ド
レイン電極を形成した場合のＧ　ａ　Ａ　ｓＭＥＳＦＥ
Ｔに本発明を適用した場合の実施例の主要部を第６図（
ａ）、（ｂ）、（ｃ）、（ｄ）に示す。

実施例３でｎ＋イオン注入（第４図（ｂ））Ｓｉをアニ
ールした後の断面構造を第６図（、）に示す。

ダミーゲート１２２，１２３をマスクにｎ＋領域１２５
上、絶縁膜１２１を除去する。続いて、ＡｕＧｅ／Ｎ　
ｉ／Ａｕを１５０ｒｚｎ真空蒸着し、平坦化プロセスを
用いて、ダミーゲート１２３上のＡｕＧｅ／Ｎ　ｉ／Ａ
ｕを除去し、ホトレジスト１２６の埋込みを行なう。

その後、実施例３の第４図（ｄ）以下の工程を行なった
。

この様に、自己整合的にオーミック電極を形成すること
で、ソースゲート電極間距離を大略０．２μｍ程度にま
で近づけることが可能になり、ソース・ゲート低抗を大
幅に低減できる。

又、ダミーゲート絶縁膜をマスク材としてｎ＋イオン注
入を行なうので、マスク材の両端から大略０．２μｍ程
度内側にｎ＋Ｈが侵入しており、光ＣＶＤやＳｊＮを０
．３μｍ被着させることにより、ゲート長を極めて小さ
くでき、ゲート金屈をｎ中領域に接触させないで済むと
いう効果がある。そのため、ソース・ゲート得たＶＢは
１０〜１４Ｖと非常に高くできる。

ダミーゲート絶縁膜長さは、ドライエツチングの条件、
ホトレジスト長の形成条件等で通常±０．２μｍ程度の
バラツキを生じる。

光ＣＶＤは極めて、絶縁膜被着速度を遅く（〜３ｎｍ／
ｍ１ｎ）できるので、ダミーゲート長を計測後、所望の
ゲート電極長を実現できる様に、被着膜厚を調整できる
という大きな長所がある。

本発明は、２ＤＥＧ−ＦＥＴにも応用できる。

（実施例５） 単一絶縁膜を用いて本発明を実施した場合のＧａＡｓ　
ＭＥＳＦＥＴ作成例を第７図に示す。

能動層１１０上ニＣＶＤ　　ＳｉＯ２１２２を７００ｎ
ｍ形成後、ゲートホトレジスト１２４を形成する。ドラ
イ加工によりＳｉＯ２を除去し、Ｓｔイオン１２５を注
入する。ホトレジストに除去後５ｉＮ１２７を２００ｎ
ｍ被着させ、アニールを行なう。実施例４と同じく、ダ
ミーゲート１２２に対してソース・ドレイン電極１３０
゜１３１を被着させ、平坦化プロセスを用いて、ホトレ
ジスト１２６を埋込み５ｉ０２１２２を除去後、光ＣＶ
Ｄ５ｉＮ′を被着加工する（第７図（ｄ））。

続いて、ゲートメタルとしてはＴ　ｉ　／　Ｐ　ｔ　／
Ａｕを蒸着したが−Ａ　Ｑ　ｙ　Ｍ　ｏ　／　Ａ　ｕ等
を用いて蒸着リフトオフしてもよい。

（実施例６） ｎｐｎ型ＨＢＴ　（ペテロ接合バイポーラトランジスタ
）のエミッタ領域、及びベース領域形成に本発明を適用
した場合の実施例を第８図に示す。

ＭＢＥ　（分子線エピタキシー法）を用いて、半絶縁性
Ｇ　ａ　Ａ　ｓ基板１５０上に、ｎ中型Ｇ　ａ　Ａ　５
１５１、ｎ−型ＧａＡｓ１５２　（ｍｌレクタ領域）ｐ
　”ＧａＡｓ１５３（ベース領域）、ｎ型ＡＱＧａＡｓ
１５４（エミッタ領域）、ｎ型ＧａＡｓ１５５、ｎ十型
ＧａＡｓ１５６　（キャップ領域）を各々形成した。膜
厚、ドーピングレベルは、公知の仕様である。

実施例３〜５のダミーゲート絶縁膜１５７を用いて、エ
ミッタ領域を形成する。このエミッタ領域形成用絶縁膜
１５７をマスクにｎ”ＧａＡｓキャップ層１５６をエツ
チング除去する。Ｍｇイオン１５８をエミッタ領域形成
用絶縁膜５７をマスク材として１７５　ｋ　ｅＶ　　７
　Ｘ　１０１４ｃｍ−２のドース量の条件で注入（Ｓｉ
Ｏ２を２００ｎｍ被着し、１０００℃、１０秒間のラン
プアニールを行ない、Ｍｇイオン１５８を活性化した。

ベース電極エミッタ電極形成には、実施例３又は４の方
法を用いた。但し、ベース電極材料にはＡ　ｕ　Ｚ　ｎ
、エミッタ電極材料にはＡｕＧｅ／Ｎ　ｉ／Ａｕを用い
た。

コレクタ電極形成素子間分離には１通常の方法を用いた
。

本実施例では、ｎｐｎ型ＨＢＴに本発明を適用した場合
を示したが、ｐｎｐ型ＨＢＴにおいても適用可能である
。その場合ベース領域形成にはＳｉイオン注入を用いる
。ベース電極にはＡ　ｕ　Ｇ　ｅ／　Ｎ　ｉ／　Ａ　ｕ
を、エミッタ電極にはＡ　ｕ　Ｚ　ｎを用いる。

また、ｎ型ＡΩＧａＡｓとアンドープＧ　ａ　Ａ　ｓ界
面に形成される２次元電子ガスをベース層として用いる
型のｐｎｐ型ＨＢＴ　（２ＤＥＧ−ＨＢＴと称する。）
にも本発明は適用できる。

この場合、エミッタ領域形成用ダミー絶縁膜を用い、Ｐ
副領域の、ＧａＡｓ或いはＡＱＧａＡｓを除去後、５ｉ
０２を５０ｎｍ被着させ、Ｓｉを１７５ｋｅＶ　　５Ｘ
１０１３ｃｍ−２のドース量で注入し、ランプアニール
を用いて活性化した。このときイオン注入されたｎ型ベ
ース領域のシート抵抗は７０Ω／口であった。

〔発明の効果〕

第１の発明によれば、パターニングされたホトレジスト
上からステップカバレッジが良く、きわめて薄い絶縁膜
を形成できるため、 （１）プロセス工程が簡略化され、かつ、ソース・ゲー
ト間、或いは、エミッタ・ベース間をきわめて安定に電
気的に分離できる。

（２）電界効果トランジスタに応用した場合には、ＦＥ
Ｔのソースゲート抵抗Ｒｓ　ｇを大幅に低減できる。ペ
テロ接合バイポーラトランジスタに応用した場合、ベー
ス抵抗ｒｎｎ′を大幅に低減できる。

また、第２の発明によれば、ダミーゲート（又はエミッ
タ）絶Ｒ膜をマスクとしてｎ千成いはＰ中領域を形成で
き、ホトレジスト埋込み平坦化後、ダミー絶縁膜を除去
し、光ＣＶＤ等のホトレジストを変形させない絶縁膜を
側壁に被着後、ゲートメタル或いはエミッタメタルを被
着させるので、 （１）ＦＥＴに適用した場合には、ｎ中領域あるいは、
ソース・ドレイン全屈とゲートメタルは接触することな
く、極めて近接（〜０．１μｍ）に形成できるため、ソ
ース・ゲート間寄生抵抗Ｒｓｇを極限にまで小さくでき
る。

又、光ＣｖＤ等の極めて被着速度の遅い（〜３ｎ　ｍ　
７分）絶縁膜を用いるので極めて制御性良くゲート長を
制御できる。

（２）ＨＢＴに適用した場合には、ｎ千成いはＰ＋側部
ベース領域の低いシート抵抗を実現でき、ｎ　＋　（或
いはｐ”）領域又はベース電極とエミッタ領域を極めて
近接（〜０．１μｍ）に形成でき、ベース抵抗をきわめ
て低減できる。

【図面の簡単な説明】

第１図は第１の発明を説明する原理図、第２図。 第３図はそれぞれ、２ＤＥＧ−ＦＥＴとＨＢ　Ｔに第１
の発明を適用した場合の断面構造図、第４図は第２の発
明の原理を示す工程図、第５図は、従来ＦＥＴの断面構
造図、第６．第７図は第２の発明をＦＥＴに適用したと
きの主要工程図、第８図はｎｐｎ型ＨＢＴのエミッタ及
びベース領域形成に第２の発明を適用した時の主要断面
構造図である。 １・・・エミッタ或いはゲート領域、４・・・光ＣＶＤ
絶縁膜、２・・・ホトレジスト、５・・・電極全屈、３
・・・半導体、１３．５５−ｎ型ＡＡＧａＡＳ、１２−
・・アンドープＡ　Ｑ　ＧａＡｓ、１１，５１・・・ア
ンドープＧ　ａ　Ａ　ｓ、１０−・・半絶縁性Ｇ　ａ　
Ａ　ｓ基板、５４−　ｐ　”　ＧａＡｓ、５３．１４・
＝ｎ−ＧａＡｓ、５２、　５７−ｎ　”ＧａＡｓ、　５
６−　ｎ　ＧａＡｓ。 １２４・・・ゲート　　エミッタホトレジスト、１２１
．１２２，１２３・・・絶縁膜、１１０・・・半導体層
、１２６・・・埋込みホトレジスト、１１３・・・光Ｃ
ＶＤ絶縁膜、１１４・・・ゲート電極、１３０．１３１
・・・ソース・ドレイン電極、１２５・・・Ｓｉイオン
、１５８・・・Ｍｇイオン、１５４・・・Ｐ＋ＧａＡｓ
、１５６−ｎ　”ＧａＡｓ、１５５−ｎ型Ｇ　ａ　Ａ　
ｓ、１５２−・ｎ−ＧａＡｓ、１５１−ｎ　”ＧａＡｓ
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Claims (1)

1. 【特許請求の範囲】 １、パターニングされたホトレジスト等の有機物の真下
   に位置する凸状領域に対して、上記ホトレジスト等の有
   機物を形成した状態で、絶縁膜を凸状領域側面に形成し
   て配する工程と、上記側壁絶縁膜を介して、凸状平坦部
   に配される電極金属が被着された後、上記ホトレジスト
   部分を除去する工程を含むことを特徴とする半導体装置
   の製造方法。 ２、パターニングされたホトレジスト或いは有機物をマ
   スクとして加工あるいはエッチングされた凸状領域に対
   してホトマスク或いは、凸状領域をマスクとしてイオン
   注入或いは金属を被着後凸状領域を平坦にするホトレジ
   スト埋込み後、上記凸状領域を選択的にエッチング除去
   し、上記ホトレジストを変形させない程度の低温でステ
   ップカバレジの良い絶縁膜を被着後、被着平坦部の絶縁
   膜をエッチング除去後、金属を被着させ該凹部分にのみ
   金属を形成することを特徴とする半導体装置の製造方法
   。