JPS6379404A - 演算増幅回路 - Google Patents
演算増幅回路Info
- Publication number
- JPS6379404A JPS6379404A JP22450886A JP22450886A JPS6379404A JP S6379404 A JPS6379404 A JP S6379404A JP 22450886 A JP22450886 A JP 22450886A JP 22450886 A JP22450886 A JP 22450886A JP S6379404 A JPS6379404 A JP S6379404A
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- amplifier
- circuit
- impedance
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、アナログ計算機、各種増幅器、能動フィルタ
、Ａ／Ｄ変換器、安定化電源等に利用される演算増幅回
路の改良に関する。
、Ａ／Ｄ変換器、安定化電源等に利用される演算増幅回
路の改良に関する。
（従来の技術）
第３図は従来のこの種の演算増幅回路の構成図である。
この回路は、主に高インピーダンス回路からの入力信号
■１を受けて低出力インピーダンスで出力する非反転増
幅器１と、この非反転増幅器１の出力信号ｖｉ′を積分
して出力する積分回路２とからなる。すなわち、非反転
増幅器１の非反転入力端子１ａには高インピーダンス回
路の出力端子３が接続しており、反転入力端子１ｂには
増幅器１の出力端からの負帰還ループが接続している。
■１を受けて低出力インピーダンスで出力する非反転増
幅器１と、この非反転増幅器１の出力信号ｖｉ′を積分
して出力する積分回路２とからなる。すなわち、非反転
増幅器１の非反転入力端子１ａには高インピーダンス回
路の出力端子３が接続しており、反転入力端子１ｂには
増幅器１の出力端からの負帰還ループが接続している。
また、上記非反転増幅器１の出力端子１Ｃは積分用抵抗
Ｒ１を介して積分用増幅器４の反転入力端子４ｂに接続
しており、この反転入力端子４ｂには、さらに上記積分
用増幅器４の出力端からの負帰還ループが積分用コンデ
ンサＣ１を介して接続されている。上記積分用増幅器４
の非反転入力端子４ａには直流バイアス電圧Ｖ９Ｅ＋が
印加されている。５は本回路の出力端子である。
Ｒ１を介して積分用増幅器４の反転入力端子４ｂに接続
しており、この反転入力端子４ｂには、さらに上記積分
用増幅器４の出力端からの負帰還ループが積分用コンデ
ンサＣ１を介して接続されている。上記積分用増幅器４
の非反転入力端子４ａには直流バイアス電圧Ｖ９Ｅ＋が
印加されている。５は本回路の出力端子である。
さて、このような演算増幅回路おいては、非反転増幅器
１の入力や出力ラインに外部から高周波数のノイズが重
畳すると、出力端子５には高周波ノイズ分の誤差が出力
されることになる。このため、非反転増幅器１の出力ラ
インへの高周波ノイズの重畳を防止することが甥度向上
をはかる上で必要不可欠なことであり、従来は非反転増
幅器１の出力端子１Ｃと直流バイアス電圧ＶＳＳの印加
端子６との間にノイズ除去用コンデンサＣ２を取付け、
非反転増幅器１における交流インピーダンスの低減をは
かつていた。
１の入力や出力ラインに外部から高周波数のノイズが重
畳すると、出力端子５には高周波ノイズ分の誤差が出力
されることになる。このため、非反転増幅器１の出力ラ
インへの高周波ノイズの重畳を防止することが甥度向上
をはかる上で必要不可欠なことであり、従来は非反転増
幅器１の出力端子１Ｃと直流バイアス電圧ＶＳＳの印加
端子６との間にノイズ除去用コンデンサＣ２を取付け、
非反転増幅器１における交流インピーダンスの低減をは
かつていた。
（発明が解決しようとする問題点）
しかるに、この従来装置においては、容量の大きなノイ
ズ除去用コンデンサＣ２を使用して非反転増幅器１の交
流インピーダンスを十分に低減させようとすると、非反
転増幅器１の位相余裕度が劣化するために発成を招くお
それがあった。また、コンデンサＣ２による時定数で応
答が遅れるので、容Ｈを大きくすると入力信号ｖ１がス
テップ状に変化した場合、この変化に対する出力応答が
悪くなるのは避けられなかった。したがって、ノイズ除
去用コンデンサＣ２の容量には限界があり、高周波ノイ
ズの重畳を確実に防止することは困難であった。
ズ除去用コンデンサＣ２を使用して非反転増幅器１の交
流インピーダンスを十分に低減させようとすると、非反
転増幅器１の位相余裕度が劣化するために発成を招くお
それがあった。また、コンデンサＣ２による時定数で応
答が遅れるので、容Ｈを大きくすると入力信号ｖ１がス
テップ状に変化した場合、この変化に対する出力応答が
悪くなるのは避けられなかった。したがって、ノイズ除
去用コンデンサＣ２の容量には限界があり、高周波ノイ
ズの重畳を確実に防止することは困難であった。
本発明はこのような事情に基いてなされたちのであり、
その目的とするところは、非反転増幅器における交流イ
ンピーダンスの著しい低減が可能で、外部からの高周波
ノイズの重畳を確実に防止することができ、精度の高い
演算増幅出力を得ることができる演算増幅回路を提供す
ることにある。
その目的とするところは、非反転増幅器における交流イ
ンピーダンスの著しい低減が可能で、外部からの高周波
ノイズの重畳を確実に防止することができ、精度の高い
演算増幅出力を得ることができる演算増幅回路を提供す
ることにある。
〔発明の構成］
（問題点を解決するための手段）
本発明は、上記問題点を解決し目的を達成するために、
高出力インピーダンス回路からの入力信号を受けて低出
力インピーダンスで出力する非反転増幅器と、この非反
転増幅器からの出力信号を積分する積分器とからなる演
算増幅回路において、前記非反転増幅器の出力端にバイ
アス抵抗を接続し、逆バイアスを印加するようにしたも
のである。
高出力インピーダンス回路からの入力信号を受けて低出
力インピーダンスで出力する非反転増幅器と、この非反
転増幅器からの出力信号を積分する積分器とからなる演
算増幅回路において、前記非反転増幅器の出力端にバイ
アス抵抗を接続し、逆バイアスを印加するようにしたも
のである。
（作用）
このような手段を講じたことにより、非反転増幅器の動
作がＡ級増幅動作からＣ級増幅動作に変化し、これによ
り交流インピーダンスが低下する。
作がＡ級増幅動作からＣ級増幅動作に変化し、これによ
り交流インピーダンスが低下する。
（実施例）
第１図は本発明の一実施例の構成を示す回路図である。
本実施例が第３図に示した従来例と異なる点は、非反転
増幅器１の出力端子１ｃと直流バイアス電圧ＶＥ＋８の
印加端子６との間にノイズ除去用コンデンサＣ２の代り
にバイアス抵抗Ｒ２を接続した点である。したがって、
他の第３図と同一部分には同一符号を付し、詳しい説明
は省略する。
増幅器１の出力端子１ｃと直流バイアス電圧ＶＥ＋８の
印加端子６との間にノイズ除去用コンデンサＣ２の代り
にバイアス抵抗Ｒ２を接続した点である。したがって、
他の第３図と同一部分には同一符号を付し、詳しい説明
は省略する。
このような構成の本回路においては、非反転増幅器１の
非反転入力端子１ｂに高インピーダンス回路からの入力
信号ｖｊが供給されると、この信号Ｖｉは低出力インピ
ーダンスで出力され、積分回路２により時定数Ｒ１ＸＣ
１で積分されて出力端子５から出力される。
非反転入力端子１ｂに高インピーダンス回路からの入力
信号ｖｊが供給されると、この信号Ｖｉは低出力インピ
ーダンスで出力され、積分回路２により時定数Ｒ１ＸＣ
１で積分されて出力端子５から出力される。
第２図は本実施例における非反転増幅器１の内部構成を
示す回路図である。非反転入力端子１ａと反転入力端子
１ｂとは比較器１１に接続し、この比較器１１の出力端
はＮＰＮトランジスタＱ１のベース端子と、ＰＮＰトラ
ンジスタＱ３のベース端子に接続している。上記ＮＰＮ
トランジスタＱ１のコレクタ端子には直流電圧十Ｖｏｏ
が印加されており、エミッタ端子はＮＰＮトランジスタ
Ｑ２のベース端子に接続している。上記ＮＰＮトランジ
スタＱ２のコレクタ端子にも前記直流常圧＋Ｖｏｏが印
加されており、エミッタ端子は出力端子１Ｇに接続して
いる。しかして、両ＮＰＮトランジスタＱ１．Ｑ２はダ
ーリントン回路を構成している。一方、ＰＮＰトランジ
スタＱ３のコレクタ端子には直流電圧−Ｖｏｏが印加さ
れており、エミッタ端子は出力端子１Ｃに接続している
。
示す回路図である。非反転入力端子１ａと反転入力端子
１ｂとは比較器１１に接続し、この比較器１１の出力端
はＮＰＮトランジスタＱ１のベース端子と、ＰＮＰトラ
ンジスタＱ３のベース端子に接続している。上記ＮＰＮ
トランジスタＱ１のコレクタ端子には直流電圧十Ｖｏｏ
が印加されており、エミッタ端子はＮＰＮトランジスタ
Ｑ２のベース端子に接続している。上記ＮＰＮトランジ
スタＱ２のコレクタ端子にも前記直流常圧＋Ｖｏｏが印
加されており、エミッタ端子は出力端子１Ｇに接続して
いる。しかして、両ＮＰＮトランジスタＱ１．Ｑ２はダ
ーリントン回路を構成している。一方、ＰＮＰトランジ
スタＱ３のコレクタ端子には直流電圧−Ｖｏｏが印加さ
れており、エミッタ端子は出力端子１Ｃに接続している
。
このような構成の非反転増幅器１においては、直流電圧
±Ｖｏｏで使用し出力端子１Ｃに接続される負荷をアー
スに対してとると、ＮＰＮトランジスタＱ１およびＱ２
はカットオフせず、ＰＮＰトランジスタＱ３はカットオ
フするので、出力ソース電流１１は出力端子１Ｃに向か
って流れる。
±Ｖｏｏで使用し出力端子１Ｃに接続される負荷をアー
スに対してとると、ＮＰＮトランジスタＱ１およびＱ２
はカットオフせず、ＰＮＰトランジスタＱ３はカットオ
フするので、出力ソース電流１１は出力端子１Ｃに向か
って流れる。
一方、出力端子１Ｃにバイアス抵抗Ｒ２を介して直流バ
イアス電圧ＶＳＳを印加すると、ＰＮＰトランジスタＱ
３が逆バイアスされることになり、ＮＰＮトランジスタ
Ｑ１．Ｃ２はカットオフし、ＰＮＰトランジスタＱ３は
カントオフしないので、シンク電流Ｉ２がＰＮＰトラン
ジスタＱ３のエミッタ・コレクタ間を流れる。すなわち
、出力端子１Ｃにバイアス抵抗Ｒ２を接続して逆バイア
スを印加することにより、非反転増幅器１はＡ級増幅動
作からＣ級増幅動作に移行することになる。Ｃ級増幅動
作を行なう非反転増幅器１は交流インピーダンスが著し
く低減される。
イアス電圧ＶＳＳを印加すると、ＰＮＰトランジスタＱ
３が逆バイアスされることになり、ＮＰＮトランジスタ
Ｑ１．Ｃ２はカットオフし、ＰＮＰトランジスタＱ３は
カントオフしないので、シンク電流Ｉ２がＰＮＰトラン
ジスタＱ３のエミッタ・コレクタ間を流れる。すなわち
、出力端子１Ｃにバイアス抵抗Ｒ２を接続して逆バイア
スを印加することにより、非反転増幅器１はＡ級増幅動
作からＣ級増幅動作に移行することになる。Ｃ級増幅動
作を行なう非反転増幅器１は交流インピーダンスが著し
く低減される。
このように、本実加剰によれば、非反転増幅器１の動作
をＣ級増幅動作とし、交流インピーダンスの著しい低減
をはかったので、出力ラインに対して高周波ノイズが重
畳されるおそれはない。したがって、積分回路２の出力
として高周波ノイズが積分されて出力されることはなく
、精度の高い演算増幅出力を得ることができる。また、
非反転増幅器１の出力端子１Ｃには従来のコンデンサＣ
２に代えてバイアス抵抗Ｒ２を接続したので、非反転増
幅器１が発成することがない上、コンデンサの容量によ
る時定数で応答遅れが生じることもなく、入力信号のス
テップ状の変化に対しても速やかに応答できる。
をＣ級増幅動作とし、交流インピーダンスの著しい低減
をはかったので、出力ラインに対して高周波ノイズが重
畳されるおそれはない。したがって、積分回路２の出力
として高周波ノイズが積分されて出力されることはなく
、精度の高い演算増幅出力を得ることができる。また、
非反転増幅器１の出力端子１Ｃには従来のコンデンサＣ
２に代えてバイアス抵抗Ｒ２を接続したので、非反転増
幅器１が発成することがない上、コンデンサの容量によ
る時定数で応答遅れが生じることもなく、入力信号のス
テップ状の変化に対しても速やかに応答できる。
なお、本発明は前記実施例に限定されるものではなく、
本発明の要旨を逸脱しない範囲で種々変形実流可能であ
るのは勿論である。
本発明の要旨を逸脱しない範囲で種々変形実流可能であ
るのは勿論である。
［発明の効果］
以上詳述したように、本発明によれば、非反転増幅器に
おける交流インピーダンスの著しい低減が可能で、外部
からの高周波ノイズのｆｆ１ｌを確実に防止することが
でき、精度の高い８ｉｌ算増幅出力を得ることができる
演算増幅回路を提供できる。
おける交流インピーダンスの著しい低減が可能で、外部
からの高周波ノイズのｆｆ１ｌを確実に防止することが
でき、精度の高い８ｉｌ算増幅出力を得ることができる
演算増幅回路を提供できる。
第１図は本発明の一実施例の構成を示す回路図、第２図
は同実施例における非反転増幅器の内部構成を示す回路
図、第３図は従来の演算増幅回路の構成を示す回路図で
ある。 １・・・非反転増幅器、２・・・積分回路、４・・・積
分増幅器、１１・・・比較器、Ｒ１・・・積分抵抗、Ｒ
２・・・バイアス抵抗、Ｃ１・・・ノイズ除去用コンデ
ンサ、Ｃ２・・・積分コンデンサ、０１〜Ｑ３・・・ト
ランジスタ。 出願人代理人 弁理士 鈴江武彦 Ｖｓｓ Ｖｓｓ 第１図 ｒ−−−−ｍ−−Ｊ Ｌ−−−−−−−−ｗ 第２図
は同実施例における非反転増幅器の内部構成を示す回路
図、第３図は従来の演算増幅回路の構成を示す回路図で
ある。 １・・・非反転増幅器、２・・・積分回路、４・・・積
分増幅器、１１・・・比較器、Ｒ１・・・積分抵抗、Ｒ
２・・・バイアス抵抗、Ｃ１・・・ノイズ除去用コンデ
ンサ、Ｃ２・・・積分コンデンサ、０１〜Ｑ３・・・ト
ランジスタ。 出願人代理人 弁理士 鈴江武彦 Ｖｓｓ Ｖｓｓ 第１図 ｒ−−−−ｍ−−Ｊ Ｌ−−−−−−−−ｗ 第２図
Claims (1)
- 高出力インピーダンス回路からの入力信号を受けて低出
力インピーダンスで出力する非反転増幅器と、この非反
転増幅器からの出力信号を積分する積分器とからなる演
算増幅回路において、前記非反転増幅器の出力端にバイ
アス抵抗を接続し、逆バイアスを印加するようにしたこ
とを特徴とする演算増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22450886A JPS6379404A (ja) | 1986-09-22 | 1986-09-22 | 演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22450886A JPS6379404A (ja) | 1986-09-22 | 1986-09-22 | 演算増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6379404A true JPS6379404A (ja) | 1988-04-09 |
Family
ID=16814897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22450886A Pending JPS6379404A (ja) | 1986-09-22 | 1986-09-22 | 演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6379404A (ja) |
-
1986
- 1986-09-22 JP JP22450886A patent/JPS6379404A/ja active Pending
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