JPS6380561A - 相補型半導体装置の製造方法 - Google Patents

相補型半導体装置の製造方法

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JPS6380561A
JPS6380561A JP61223732A JP22373286A JPS6380561A JP S6380561 A JPS6380561 A JP S6380561A JP 61223732 A JP61223732 A JP 61223732A JP 22373286 A JP22373286 A JP 22373286A JP S6380561 A JPS6380561 A JP S6380561A
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vertical
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Naoki Kasai
直記 笠井
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシリコン基板に高密度に形成される相補型半導
体装置の製造方法に関する。
〔従来の技術〕
近来、半導体デバイスにおける高集積化が進み、低消費
電力かつ高速動作の期待できる相補型半導体装置の構造
に関して多くの提案がなされている。
従来、基板平面のみを利用して形成されていた半導体素
子も、縮小化の限界から、基板に溝を掘り、側壁を用い
て素子を縦型構造とする報告がある。
たとえば、衣用らにより、第３３回応用物理学関係連合
講演会講演予稿集の５４９ページ３ｐ−Ｑ−１１に発表
された論文において、次の方法が紹介されている。すな
わち、第３図に示すように、ｎ型シリコン基板２１にｎ
ウェル２２とｐウェル２３を形成し、ｎウェル領域に側
壁の結晶面が（１１０）面となるようにシリコンの溝を
形成する。ｐウェル上には通常用いられている平面型の
ｎチャネル電界効果トランジスタを、ｎウェル上には側
壁をチャネルとして用いる縦型のｐチャネル電界効果ト
ランジスタを形成し、相補型半導体装置を構成するもの
である。なお図中、２４は素子を分離するためのＳ　１
０２５．２５はｐチャネル電界効果トランジスタのゲー
ト電極、２６はｐ型拡散層であり、２８はｎチャネル電
界効果トランジスタのゲート電極、２７はｎ型拡散眉で
ある。
本構造の特徴は、ｐチャネル電界効果トランジスタの電
流駆動能力が（１００）面より　（１１０）面の方が大
きいことを利用して相補型半導体装置の動作の高速化を
図るものである。また、ｎチャネル電界効果トランジス
タを縦型とすることで素子の高密度化が可能となる。
〔発明が解決しようとする問題点〕
上述した従来の構造の相補型半導体装置において、ｎチ
ャネル電界効果トランジスタを縦型とすることで高密度
化が図られているが、ｎチャネル電界効果トランジスタ
は平面に形成されているために、高密度化を行う余地が
残されている。また縦型と横型を合わせ持つために、製
造工程中のリソグラフィー工程において問題点がある。
本発明の目的は、このような問題点を解決した相補型半
導体装置の製造方法を提供することにある。
〔問題点を解決するための手段〕
本発明の相補型半導体装置の製造方法は、シリコン基板
に、側面の結晶面が（１００）である第１の溝と、側面
の結晶面が（１１０）である第２の溝とを形成し、第１
の溝の前記側面に縦型のｎチャネル電界効果トランジス
タを、第２の溝の前記側面に縦型のｎチャネル電界効果
トランジスタを形成することを特徴としている。
〔実施例〕
以下、本発明の第１の実施例について図面を用いて詳細
に説明する。
第１図は、本発明の第１の実施例を説明するための試料
の構造を、主な製造工程における断面および表面を示す
斜視図である。第１図（ａ）において、面方位（１１０
）ｐ型シリコン基板１に、素子を分離するための５ｉ０
２層２を形成し、イオン注入法と熱アニール工程により
ｎウェル３を形成する。
次にｎウェル領域では溝側壁の面方位が（１１０）面４
となるように、ｐ型基板領域では溝側壁の面方位が（１
００）面５となるように、深さ約１μｍの垂直形状の溝
を形成すると第１図（ｂ）となる。
次に、溝側壁にゲート絶縁膜を形成した後、溝側面と所
望の表面にゲート電極６を形成し、続いてイオン注入法
によりｎウェル領域のＳｉ表面に高濃度ｐ型拡散層７を
、ｐ型基板領域のＳｉ表面に高濃度ｎ型拡散層８を形成
すると第１図（ｃ）となる。
以後は、通常用いられる眉間絶縁膜堆積工程およびアル
ミニウム配線工程等を経て、溝側面の結晶面が（１００
）である側面５に縦型のｎチャネル電界効果トランジス
タが、溝側面の結晶面が（１１０）である側面４に縦型
のｎチャネル電界効果トランジスタが形成され、相補型
半導体装置が構成される。
次に、本発明の第２の実施例について図面を用いて詳細
に説明する。
第２図は、本発明の第２の実施例を説明するための試料
の構造を、主な製造工程における断面および表面を示す
斜視図である。第２図（ａ）において、面方位（１００
）ｐ型シリコン基板１１に、素子を分離するためのＳ　
ｉ　０２　層１２を形成し、イオン注入法と熱アニール
工程によりｎウェル１３を形成する。
次にｎウェル領域では溝側壁の面方位が（１１０）面１
４となるように、ｐ型基板領域では溝側壁の面方位が（
１００）面１５となるように、深さ約１μｍの垂直形状
の溝を形成すると第２図（ｂ）となる。
次に、溝側壁にゲート絶縁膜を形成した後、溝側面と所
望の表面にゲート電極１６を形成し、続いてイオン注入
法によりｎウェル領域のＳｉ表面に高濃度ｐ型拡散層１
７を、ｐ型基板領域の３ｉ表面に高濃度ｎ型拡散層１８
を形成すると第２図＜ｃ＞となる。
以後は、通常用いられろ眉間絶縁膜堆積工程およびアル
ミニウム配線工程等を経て、溝側面の結晶面が（１００
）である（！１．１１面１５に本型のｎチャネル電界効
果トランジスタが、溝側面の結晶が（１１０）である側
面１４に縦型のｎチャネル電界効果トランジスタが形成
され、相補型半導体装置が構成される。
以上節１および第２の実施例においては、ｐ型基板でｎ
ウェルを形成したが、ｎ型基板を用いてｎウェルを形成
したものでもかまわない。また、溝の深さを１μｍとし
たが、これに限定するものでなく、また溝の形状は側面
にゲート電界で制御できるチャネルが形成される形状で
あればよい。
〔発明の効果〕
本発明によれば、両導電型電界効果トランジスタともに
縦型とし、しかも素子の駆動能力が大きく、かつ高密度
の相補型半導体装置を製造することができる。
【図面の簡単な説明】
第１図は本発明の第１の実施例の主な製造工程における
断面および表面を示す斜視図、第２図は本発明の第２の
実施例の主な製造工程における断面および表面を示す斜
視図、第３図は従来構造の相補型半導体装置の断面構造
を示す模式図である。 １・・・・・　（１１０）ｐ型Ｓｉ基板２．１２．２４
・・５ＳＯ２層 ３．１３．２２　・・ｎウェル ４．１４　・・・　（１１０）側面 ５．１５　・・・　（１００）側面 ６．１６．２５・・ゲート電極 ７．１７　・・・高濃度ｐ型拡散眉 ８．１８　・・・高濃度ｎ型拡散層 １１・・・・・　（１００）ｐ型Ｓｉ基板２３・・・・
・ｎウェル ２６・・・・・ｐ型拡散層 ２７・・・・・ｎ型拡散層

Claims (1)

    【特許請求の範囲】
  1. （１）シリコン基板に、側面の結晶面が（１００）であ
    る第１の溝と、側面の結晶面が（１１０）である第２の
    溝とを形成し、第１の溝の前記側面に縦型のｎチャネル
    電界効果トランジスタを、第２の溝の前記側面に縦型の
    ｐチャネル電界効果トランジスタを形成することを特徴
    とする相補型半導体装置の製造方法。
JP61223732A 1986-09-24 1986-09-24 相補型半導体装置の製造方法 Pending JPS6380561A (ja)

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EP87113917A EP0261666B1 (en) 1986-09-24 1987-09-23 Complementary type insulated gate field effect transistor
DE8787113917T DE3780895T2 (de) 1986-09-24 1987-09-23 Komplementaerer feldeffekt-transistor mit isoliertem gate.

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