JPS6380760A - サイリスタのオフ制御回路 - Google Patents
サイリスタのオフ制御回路Info
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- JPS6380760A JPS6380760A JP22188186A JP22188186A JPS6380760A JP S6380760 A JPS6380760 A JP S6380760A JP 22188186 A JP22188186 A JP 22188186A JP 22188186 A JP22188186 A JP 22188186A JP S6380760 A JPS6380760 A JP S6380760A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、オンしているサイリスタをオフに転じるため
のオフ制御回路に関するものである。
のオフ制御回路に関するものである。
従来この種サイリスタのオフ削り回路は第５図の如＜
ｆＩ！成されていた。
ｆＩ！成されていた。
第５図（ａ）は従来のサイリスタのオフ制御回路を説明
するための回路図でらって、ＳＣＲはサイリスタであり
、Ａはそのアノード、Ｇｐはｐゲート、Ｋはカソード、
Ｄ、はダイオード、Ｋ′は等制約カソード、ＴｒｎはＮ
ＰＮ形オフ制御用トランジスタであって、Ｃはそのコレ
クタ、Ｂはベース、Ｅはエミッタ、Ｉｏ ｆｆはオフル
ｌｌｎ入力である。以下特記なき場合は同ｄ記号は同種
対象を表わす。
するための回路図でらって、ＳＣＲはサイリスタであり
、Ａはそのアノード、Ｇｐはｐゲート、Ｋはカソード、
Ｄ、はダイオード、Ｋ′は等制約カソード、ＴｒｎはＮ
ＰＮ形オフ制御用トランジスタであって、Ｃはそのコレ
クタ、Ｂはベース、Ｅはエミッタ、Ｉｏ ｆｆはオフル
ｌｌｎ入力である。以下特記なき場合は同ｄ記号は同種
対象を表わす。
オフ制御用トランジスタＴｒｎはコレクタＣをサイリス
タＳＣＲのｐゲートＧ、に、エミッタＥはカソードにな
いし、必要に応じてダイオードＤ。
タＳＣＲのｐゲートＧ、に、エミッタＥはカソードにな
いし、必要に応じてダイオードＤ。
を介した後の等価カソードに′に接続し、ベースＢはオ
フ制御入力Ｉｏｆｆとする。
フ制御入力Ｉｏｆｆとする。
第５図（ｂ）は動作の理解に資するため、サイリスタＳ
ＣＲの内部を等価回路で表わしたものである。
ＣＲの内部を等価回路で表わしたものである。
オフ制御人カニ。ｒｔ’に、Ｎ流が流入する方向にオフ
制御電流が印加されるとオフ制御トランジスタＴｒｎの
ベースＢＫ電流が流れ、これに応動してコレクタＣとエ
ミッタＥの間に電流が流れ得るように々す、即ちオンし
、サイリスタのｐゲートＧ。
制御電流が印加されるとオフ制御トランジスタＴｒｎの
ベースＢＫ電流が流れ、これに応動してコレクタＣとエ
ミッタＥの間に電流が流れ得るように々す、即ちオンし
、サイリスタのｐゲートＧ。
とカソードにないし等価カソードに７間が短絡され、サ
イリスタＳＣＲの等価回路におけるＮＰＮトランジスタ
ＴＲ１はベース電流がオフ制御用トランジスタＴ’ｒｎ
を介してカソードにないし等価カソードに′に流出する
ためオフし、サイリスタ内部の正帰還が遮断され、その
結果としてサイリスタＳＣＲはオフする。
イリスタＳＣＲの等価回路におけるＮＰＮトランジスタ
ＴＲ１はベース電流がオフ制御用トランジスタＴ’ｒｎ
を介してカソードにないし等価カソードに′に流出する
ためオフし、サイリスタ内部の正帰還が遮断され、その
結果としてサイリスタＳＣＲはオフする。
ダイオードＤ、はオフ制御用トランジスタＴ’ｒｎのコ
レクタ・エミッタ間飽和電圧が大きい場合等において、
ｐゲートからの電流流出を十分性なわせしめるために必
要に応じて挿入するものである。
レクタ・エミッタ間飽和電圧が大きい場合等において、
ｐゲートからの電流流出を十分性なわせしめるために必
要に応じて挿入するものである。
上述した如き従来の構成では、サイリスタがオフした後
もオフ制御用の電流がオフ制御用トランジスタＴｒｎの
ベース、エミッタを介してサイリスタのカソードＫＫ６
＋Ｅ出し、これを防止するにはサイリスタのオフ完了を
検出してオフｆｕｌｌ却用の電流を停止する回路の付加
を要するという欠点があった。
もオフ制御用の電流がオフ制御用トランジスタＴｒｎの
ベース、エミッタを介してサイリスタのカソードＫＫ６
＋Ｅ出し、これを防止するにはサイリスタのオフ完了を
検出してオフｆｕｌｌ却用の電流を停止する回路の付加
を要するという欠点があった。
そこで本発明は、サイリスタのオフル制御回路において
、オフｉｔ’ｌｌ ？ｊ４完了後は、オフｆｔｒｌＪ
ｎ ｉα流がオン、オフ・スイッチとしてのサイリスタ
に自動的に流出入しなくなるよう（こすること、を解決
すべき問題点としている。
、オフｉｔ’ｌｌ ？ｊ４完了後は、オフｆｔｒｌＪ
ｎ ｉα流がオン、オフ・スイッチとしてのサイリスタ
に自動的に流出入しなくなるよう（こすること、を解決
すべき問題点としている。
問題点解決のため、本発明では、第１の制御端子と第２
の制御端子とオフ’＋ｂｌＪ 日入力端子をもつオフ制
御回路において、オフ制御入力端子に入力するオフ１ｌ
Ｉｌｌ 仰を流をサイリスタのゲート側に流れる方向に
選定すると共に、第１の制御端子はサイリスタのゲート
側に接続１７．第２の舗副ｄ子はダイオードを介してサ
イリスタのアノード側ないしカソード側に接続するよう
にした。
の制御端子とオフ’＋ｂｌＪ 日入力端子をもつオフ制
御回路において、オフ制御入力端子に入力するオフ１ｌ
Ｉｌｌ 仰を流をサイリスタのゲート側に流れる方向に
選定すると共に、第１の制御端子はサイリスタのゲート
側に接続１７．第２の舗副ｄ子はダイオードを介してサ
イリスタのアノード側ないしカソード側に接続するよう
にした。
その結果、サイリスタがオフ動作を完了した後はオフ制
御電流がサイリスタに流出入、即ち混入することを特別
な制御回路を付加することなしに防止することができる
。
御電流がサイリスタに流出入、即ち混入することを特別
な制御回路を付加することなしに防止することができる
。
次に図を参照して本発明の詳細な説明する。
第１図は本発明の一実施例を示す回路図である。
同図において、０ＦＣｐはオフ制御回路であってＣＧ、
及びＣＫはその制御端子、Ｄ、はダイオードである。
及びＣＫはその制御端子、Ｄ、はダイオードである。
オフ制御回路０ＦＣｐの一端ｃＧｐはサイリスタＳＣＲ
のｐゲートＧｐに、他端ＣＫはダイオードＤｒを介して
カソードＫに接続する。オフ制御回路ＯＦＣ，のオフ制
御入力Ｉ。ｆｆの電流方向はオフ制御時にオフ制御入力
Ｉ。ｆｆから流出する方向に選定する。尚この電流方向
はサイリスタのオン駆励電流の方向と逆方向となる。
のｐゲートＧｐに、他端ＣＫはダイオードＤｒを介して
カソードＫに接続する。オフ制御回路ＯＦＣ，のオフ制
御入力Ｉ。ｆｆの電流方向はオフ制御時にオフ制御入力
Ｉ。ｆｆから流出する方向に選定する。尚この電流方向
はサイリスタのオン駆励電流の方向と逆方向となる。
オフ制御回路ＯＦ Ｃｐはオフ制御入力Ｉｏｆｆの電流
に応動して制御端子ＣＧｐ、ＣＫ 間を導通し、ダイオ
ードＤｒを介してサイリスタＳＣＲのｐゲートＧｐとカ
ソードにの間を短絡し、これによってサイリスタＳＣＲ
は復旧（オフ）する。
に応動して制御端子ＣＧｐ、ＣＫ 間を導通し、ダイオ
ードＤｒを介してサイリスタＳＣＲのｐゲートＧｐとカ
ソードにの間を短絡し、これによってサイリスタＳＣＲ
は復旧（オフ）する。
サイリスタ復旧後は、サイリスタＳＣＲのカソードにと
ｐゲートＧ、の間は逆バイアスとなるため流出方向の電
流は流れず、又カソードにとオフ制量回路ＯＦ Ｃ，の
制御端子ＣＫの間にはダイオードＤｒが制御電流を阻止
する方向に挿入されており、サイリスタのオフした後は
オフ制御電流は流れなくなる。
ｐゲートＧ、の間は逆バイアスとなるため流出方向の電
流は流れず、又カソードにとオフ制量回路ＯＦ Ｃ，の
制御端子ＣＫの間にはダイオードＤｒが制御電流を阻止
する方向に挿入されており、サイリスタのオフした後は
オフ制御電流は流れなくなる。
以上の説明から明らかなように、従来の技術に比べてサ
イリスタのオフ後は特別な制御回路、例えばサイリスタ
のオフを検出してオフ制！！ＩＩ電流を停止する如き回
路を付加することなく、オフ制御電流がサイリスタに混
入することを防止できるという改善があった。
イリスタのオフ後は特別な制御回路、例えばサイリスタ
のオフを検出してオフ制！！ＩＩ電流を停止する如き回
路を付加することなく、オフ制御電流がサイリスタに混
入することを防止できるという改善があった。
更にサイリスタのオフ後、オフ制御電流が流れなく々る
ため、オフ時のオフ制御回路の消費電力を低紙できると
いう効果も得られる。
ため、オフ時のオフ制御回路の消費電力を低紙できると
いう効果も得られる。
更にサイリスタは接合容息等により、例えばアノードに
急峻な電圧上昇があるとｐゲートに電流が流れこれによ
ってサイリスタが誤まって誤動作（オン）してしまうｄ
ｖ／ｄｉ耐量と呼ばれる特性を有しているが、本発明に
よればこの様な電流が発生した場合でも自動的にオフ制
御電流が流れて誤動作を防止できるという効果も得られ
る。
急峻な電圧上昇があるとｐゲートに電流が流れこれによ
ってサイリスタが誤まって誤動作（オン）してしまうｄ
ｖ／ｄｉ耐量と呼ばれる特性を有しているが、本発明に
よればこの様な電流が発生した場合でも自動的にオフ制
御電流が流れて誤動作を防止できるという効果も得られ
る。
第２図（ａ）は本発明の具体的実施例を示す回路図であ
る。同図においてＴｒｐはＰＮＰ形オフ制御用トランジ
スタである。
る。同図においてＴｒｐはＰＮＰ形オフ制御用トランジ
スタである。
オフ制御用トランジスタＴｒｐはエミッタＥをサイリス
タＳＣＲのｐゲートＧｐに、コレクタＣはダイオードＤ
ｒを介してカソードにないし、必要に応じてダイオード
Ｄ、を介した後の等価カソードに′に接続し、ペースＢ
はオフ制却入カニ。ｆｆとする。
タＳＣＲのｐゲートＧｐに、コレクタＣはダイオードＤ
ｒを介してカソードにないし、必要に応じてダイオード
Ｄ、を介した後の等価カソードに′に接続し、ペースＢ
はオフ制却入カニ。ｆｆとする。
第２図（ｂ）は動作の理解に資するためサイリスタの内
部を等偏口路で表わしたものである。
部を等偏口路で表わしたものである。
オフ制御人力Ｉ。ｆｆから電流が流出する方向にオフ制
御電流が印加されると、オフ制御用トランジスタＴｒｐ
のベースＢに電流が流れ、これに応動してコレクタＣと
エミッタＥの間に電流が流れ得るようになり、即ちオン
し、ダイオードＤ、を介してサイリスタのｐゲートＧｐ
とカソードに々いし等価カソードに′との間が短絡され
、以下従来のオフ制御における動作と同様サイリスクＳ
ＣＲがオフする。
御電流が印加されると、オフ制御用トランジスタＴｒｐ
のベースＢに電流が流れ、これに応動してコレクタＣと
エミッタＥの間に電流が流れ得るようになり、即ちオン
し、ダイオードＤ、を介してサイリスタのｐゲートＧｐ
とカソードに々いし等価カソードに′との間が短絡され
、以下従来のオフ制御における動作と同様サイリスクＳ
ＣＲがオフする。
サイリスタＳＣＲがオフした後は、サイリスタＳＣＲの
ｐゲートＧｐにはＳＣＲの等偏口路におけるＮＰＮトラ
ンジス−％ＴＲ１はエミッタ・ペース間が逆バイアスと
なるため流出方向の電流は流れス、又オフ制御用トラン
ジスタＴｒ、のコレクタ・ペース間はオフ制御電流に対
してｊ＠方向となるが、コレクタ側にはこれを阻止する
方向にダイオードＤ、が挿入されており、サイリスタＳ
ＣＨのオフした後はオフ制御電流はサイリスタＳＣＲに
は流れなくなる。
ｐゲートＧｐにはＳＣＲの等偏口路におけるＮＰＮトラ
ンジス−％ＴＲ１はエミッタ・ペース間が逆バイアスと
なるため流出方向の電流は流れス、又オフ制御用トラン
ジスタＴｒ、のコレクタ・ペース間はオフ制御電流に対
してｊ＠方向となるが、コレクタ側にはこれを阻止する
方向にダイオードＤ、が挿入されており、サイリスタＳ
ＣＨのオフした後はオフ制御電流はサイリスタＳＣＲに
は流れなくなる。
第６図は本発明をｎゲートのオフ制御回路に適用した場
合の実施例を示す回路図である。同図において、Ｇｎは
ｎゲート、Ａ′は等価アノードである。尚本実施例は理
解を容易にするため第２図の実施例に対応するものを例
示した。
合の実施例を示す回路図である。同図において、Ｇｎは
ｎゲート、Ａ′は等価アノードである。尚本実施例は理
解を容易にするため第２図の実施例に対応するものを例
示した。
本実施例の動作は第２図の実施例における電流方向を逆
とし、又カソードにないし等価カソードに′を、ｒノー
ドＡないし等価１ノードＡ′に、ｐゲー） Ｇｐ ｔ”
ｎゲートＧｎに置き換えることによって説明される。
とし、又カソードにないし等価カソードに′を、ｒノー
ドＡないし等価１ノードＡ′に、ｐゲー） Ｇｐ ｔ”
ｎゲートＧｎに置き換えることによって説明される。
即ち、オフ制御用トランジスタＴ’ｒｎはエミッタＥを
サイリスｐ ＳＣＲのｎゲートＧ。に、コレクタＣはダ
イオードＤｒを介してアノード人ないし必要に応じてダ
イオードＤ、を介した後の等価アノードＡ′に接続し、
ベースＢはオフｆａｉｌＸ］入力とする。
サイリスｐ ＳＣＲのｎゲートＧ。に、コレクタＣはダ
イオードＤｒを介してアノード人ないし必要に応じてダ
イオードＤ、を介した後の等価アノードＡ′に接続し、
ベースＢはオフｆａｉｌＸ］入力とする。
オフ制御はオフ制製入カニ。ｆｆに電流が流入する方向
にオフ制御電流を印加し、これによってオフ制御用トラ
ンジスタＴｒｎがオンし、サイリスタのｎゲートＧｎと
７ノードＡないし等価アノードＡ′間が短絡され、サイ
リスタＳＣＲはオフする。
にオフ制御電流を印加し、これによってオフ制御用トラ
ンジスタＴｒｎがオンし、サイリスタのｎゲートＧｎと
７ノードＡないし等価アノードＡ′間が短絡され、サイ
リスタＳＣＲはオフする。
サイリスタＳＣＲのオフ後はサイリスタのｎゲ−） Ｇ
ｎには電流が流入せず、又オフ制御用トランジスタＴ’
ｒｎのコレクタ側もダイオードＤｒによって電流が遮断
され、従ってオフ制御電流がサイリスタＳＣＨに流入す
ることが阻止される。
ｎには電流が流入せず、又オフ制御用トランジスタＴ’
ｒｎのコレクタ側もダイオードＤｒによって電流が遮断
され、従ってオフ制御電流がサイリスタＳＣＨに流入す
ることが阻止される。
第４図はオフ検出機能を備えた他の実施例を示すブロッ
ク図である。同図において、ＳＣＲ’は第１図の実施例
によるオフ制御回路ＯＦＣ，を有す検出出力である。
ク図である。同図において、ＳＣＲ’は第１図の実施例
によるオフ制御回路ＯＦＣ，を有す検出出力である。
オフ制御電流はオフ制御電流駆動回路ＤＶで発生し、サ
イリスタＳＣＲ’のオフ制菌入力Ｉｏ ｆｆ に印加
し、オフ制御電流検出回路ＤＥＴはオフ制御電流を監視
し、オフ制御電流が流れなくなったことを検出するとそ
の検出結果をオフ検出出力ＤＦＯに出力する。
イリスタＳＣＲ’のオフ制菌入力Ｉｏ ｆｆ に印加
し、オフ制御電流検出回路ＤＥＴはオフ制御電流を監視
し、オフ制御電流が流れなくなったことを検出するとそ
の検出結果をオフ検出出力ＤＦＯに出力する。
既に第１図の実施例で説明したようにサイリスタオフ後
はオフ制御電流が流れなくなり、従って上記オフ制御電
流の検出結果はサイリスタのオフの完了を表わしたもの
となる。従って本発明によればサイリスタのオフ検出用
に特段の信号路を設けることなくサイリスタのオフを検
出できるという効果が得られる。
はオフ制御電流が流れなくなり、従って上記オフ制御電
流の検出結果はサイリスタのオフの完了を表わしたもの
となる。従って本発明によればサイリスタのオフ検出用
に特段の信号路を設けることなくサイリスタのオフを検
出できるという効果が得られる。
サイリスタによってはいわゆるｄｖ／ｄｔ耐且改善のた
め、例えばゲートカソード間に高抵抗を接続する場合が
あるが、これによる電流は該高抵抗に直列にダイオード
を挿入することによって防止でき、又ダイオードＤ、が
挿入されていればこのダイオードによっても防止するこ
とができる。
め、例えばゲートカソード間に高抵抗を接続する場合が
あるが、これによる電流は該高抵抗に直列にダイオード
を挿入することによって防止でき、又ダイオードＤ、が
挿入されていればこのダイオードによっても防止するこ
とができる。
以上説明したように本発明によれば、サイリスタのオフ
完了後にオフ制御電流が、オン、オフ・スイッチとして
のサイリスタに混入することが防止でき、更に、サイリ
スタ・オフ後のオフ制御回路の消費電力の削減並びにオ
フ検出のための信号路を特段設けることなく検出できる
などの効果がある。
完了後にオフ制御電流が、オン、オフ・スイッチとして
のサイリスタに混入することが防止でき、更に、サイリ
スタ・オフ後のオフ制御回路の消費電力の削減並びにオ
フ検出のための信号路を特段設けることなく検出できる
などの効果がある。
第１図は本発明の一実施例を示す回路図、第２図乃至第
４図はそれぞれ本発明の他の実施例を示す回路図、第５
図は従来のサイリスタのオフ制御回路を示す回路図、で
ある。 符号の説明 ＳＣＲ・・・・・・サイリスタ、Ａ・・・・・・アノー
ド、Ｋ・・・・・・カソード、Ｇｐ・・・・・・ｐゲー
ト、Ｄ、・曲・ダイオード、Ｋ′・・・・・・等制約カ
ソード、Ｔｒｎ・−・・・・ＮＰＮ形オフ制御用トラン
ジスタ、Ｃ・・・・・・コレクタ、Ｂ・・・・・・ベー
ス、Ｅ・・・・・・エミッタｓ Ｉｏｆｆ・・曲オフＴ
ｏ１１の入力、Ｔｒｐ・・・・・・ＰＮＰ形オフル１１
岬用トランジスタ、Ｇｎ・・・・・・ｎゲ−１、Ａ′・
・・・・・等価アノード、ＳＣＲ’・・・・・・オフン
１］師回路付サイリスタ、Ｄｖ・・・・°・オフ制附電
流ｌＢ動回路、ＤＥＴ・・・・・・オフ制御電流検出回
路、ＤＦＯ・・・・・・オフ検出出力、０ＦＣｐ・・曲
オフ制両回路、Ｄｒ・・・・・・ダイオード、ＣＧｐ、
ＣＫ・・・・・・オフ制御回路の制御端子 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 情 ｇｔ 図 ζ ス ２ 図 （６） ＋ｂ＋薯
３ 図 （ａ） （’ｏ＞笛 ４ 図 μ 第 ５ 図 （ａ） 化）Δ
４図はそれぞれ本発明の他の実施例を示す回路図、第５
図は従来のサイリスタのオフ制御回路を示す回路図、で
ある。 符号の説明 ＳＣＲ・・・・・・サイリスタ、Ａ・・・・・・アノー
ド、Ｋ・・・・・・カソード、Ｇｐ・・・・・・ｐゲー
ト、Ｄ、・曲・ダイオード、Ｋ′・・・・・・等制約カ
ソード、Ｔｒｎ・−・・・・ＮＰＮ形オフ制御用トラン
ジスタ、Ｃ・・・・・・コレクタ、Ｂ・・・・・・ベー
ス、Ｅ・・・・・・エミッタｓ Ｉｏｆｆ・・曲オフＴ
ｏ１１の入力、Ｔｒｐ・・・・・・ＰＮＰ形オフル１１
岬用トランジスタ、Ｇｎ・・・・・・ｎゲ−１、Ａ′・
・・・・・等価アノード、ＳＣＲ’・・・・・・オフン
１］師回路付サイリスタ、Ｄｖ・・・・°・オフ制附電
流ｌＢ動回路、ＤＥＴ・・・・・・オフ制御電流検出回
路、ＤＦＯ・・・・・・オフ検出出力、０ＦＣｐ・・曲
オフ制両回路、Ｄｒ・・・・・・ダイオード、ＣＧｐ、
ＣＫ・・・・・・オフ制御回路の制御端子 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 情 ｇｔ 図 ζ ス ２ 図 （６） ＋ｂ＋薯
３ 図 （ａ） （’ｏ＞笛 ４ 図 μ 第 ５ 図 （ａ） 化）Δ
Claims (1)
- 【特許請求の範囲】 １）オンしているサイリスタをオフに転じるサイリスタ
のオフ制御回路において、 第１の制御端子と第２の制御端子とオフ制御入力端子と
を持ち、第１の制御端子はサイリスタのゲート側に、第
２の制御端子はダイオードを介してサイリスタのアノー
ド側ないしカソード側に接続し、オフ制御入力端子に前
記サイリスタのゲートのオン駆動電流の方向とは逆極性
の信号電流をオフ制御電流として入力したとき、前記サ
イリスタのゲート側とアノード側ないしカソード側との
間を短絡してサイリスタをオフに転じ、サイリスタのア
ノード側ないしカソード側と前記第２の制御端子との間
に流れる制御電流は前記ダイオードにより阻止され、サ
イリスタのオフした後は、オフ制御電流が流れないより
にしたことを特徴とするサイリスタのオフ制御回路。 ２）特許請求の範囲第１項記載のサイリスタのオフ制御
回路において、該オフ制御回路は、ＰＮＰ形のオフ制御
用トランジスタから成り、そのエミッタ側を第１の制御
端子として前記サイリスタのｐゲート側に接続し、コレ
クタ側を第２の制御端子としてダイオードを介して前記
サイリスタのカソード側に接続したことを特徴とするサ
イリスタのオフ制御回路。 ３）特許請求の範囲第１項記載のサイリスタのオフ制御
回路において、該オフ制御回路は、ＮＰＮ形のオフ制御
用トランジスタから成り、そのエミッタ側を第１の制御
端子として前記サイリスタのｎゲート側に接続し、コレ
クタ側を第２の制御端子としてダイオードを介して前記
サイリスタのアノード側に接続したことを特徴とするサ
イリスタのオフ制御回路。 ４）特許請求の範囲第１項記載のサイリスタのオフ制御
回路において、サイリスタのオフした後、オフ制御電流
が流れず、停止したことを検出する手段を備えたことを
特徴とするサイリスタのオフ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22188186A JPS6380760A (ja) | 1986-09-22 | 1986-09-22 | サイリスタのオフ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22188186A JPS6380760A (ja) | 1986-09-22 | 1986-09-22 | サイリスタのオフ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6380760A true JPS6380760A (ja) | 1988-04-11 |
Family
ID=16773643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22188186A Pending JPS6380760A (ja) | 1986-09-22 | 1986-09-22 | サイリスタのオフ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6380760A (ja) |
-
1986
- 1986-09-22 JP JP22188186A patent/JPS6380760A/ja active Pending
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