JPH0223668A - 半導体装置 - Google Patents

半導体装置

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JPH0223668A
JPH0223668A JP63174126A JP17412688A JPH0223668A JP H0223668 A JPH0223668 A JP H0223668A JP 63174126 A JP63174126 A JP 63174126A JP 17412688 A JP17412688 A JP 17412688A JP H0223668 A JPH0223668 A JP H0223668A
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JP
Japan
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gate
diffusion layer
film
semiconductor equipment
channel
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JP63174126A
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Seiichi Iwamatsu
誠一 岩松
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Seiko Epson Corp
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Seiko Epson Corp
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電界効果トランジスタのゲート構造に関する。
［従来の技術］ 従来、林豊：″ギガビット級の集積度にかげる夢″２日
本の科学と技術＋　２７　ｓ　２４２　＋　ｐｐ＋４６
−４７（昭６１）に示された、第２図の如き電界効果ト
ランジスタの提案はあった。すなわちガラス等の基板１
１の表面には層間絶縁膜１７を介して、第１のゲート電
極１６、次で第１のゲート酸化膜１５、次で半導体Ｓｉ
膜１２と該半導体Ｓｉ膜１２にソース拡散層１６とドレ
イン拡散層１４が形成され、更にその上に第２のゲート
酸化膜１５′　及び第２のゲート電極１６′が形成され
て成る。
［発明が解決しようとする課題コ しかし、上記従来技術によると、多層膜構造をとらねば
ならず、又、半導体膜を結晶欠陥なしに作成するのが困
難であり、ひいては、素子特性のリーク電流が増大する
と云う課題があった。
本発明は、かかる従来技術の課題を１１イ決し、単結晶
半導体基板を用いて２つのゲートでチャネル層を制御す
る電界効果トランジスタ構造を提供する事を目的とする
。
［課題を解決するための手段］ 上記課題を解決するために、本発明は、半導体装置に関
し、半導体基板表面から２つのトレンチ・ゲートが設げ
られ、該トレンチ・ゲート間のチャネル領域の導電率を
制御する電界効果トランジスタとなす手段をとる。
［実施例コ 以下、実施例により本発明を詳述する。
第１図は、本発明の一実施例を示す２つのトレン−ｙ−
−ケー：トを有するＭＯ３型トランジスタの断面図であ
る。すなわち、Ｓｉ基板１の表面から第１及び第２のゲ
ート′電極５，３′とゲート酸化膜２．２′とから成る
トレンチ・ゲートと、誘電体から成るアイソレーション
４が形成され、前記２つのトレンチ・ゲート間のチャネ
ル乙の上下にドレイン拡散層８及びソース拡散層８と連
らなった埋め込み拡散層７を形成してソースとなしたも
のである。本例による各部寸法例は、チャネル乙の巾は
、０１μｍ以下であり、長さ（深さ方向）は０．０２μ
ｍ程度となる。ゲー）２．２’の巾は０．１μｍ以下で
あり、深さは０．５　ｌ１ｍ以下となるゲート酸化膜２
，２′の厚さは２０久程度となり、拡散層５の深さは０
１μｍ以下である。アイソレーション４０寸法はトレン
チ・ゲートと同様深さ０．５μｍ以下、ｒｌ　０．１μ
ｍ以下程度となる。
いずれも寸法的にはＸ線露光やドライ・エツチング及び
拡散、酸化処理により達成することができる。
［発明の効果］ 本発明による２つのゲートを有スるＭＯＳＦＥＴ　（Ｄ
ｕａｌ　Ｇａｔｅ　ＭＯＳ　ＦＥＴ　）では、短チヤネ
ル長効果、サブスレッショルド効果を減少させることが
できると共に、一方のゲートによるシールド効果、チャ
ネル領域のシリコン巾を薄くすることによる微細化効果
によるチャネル長の００２１１ｍ程度化が出来ると共に
、単結晶Ｓ１を用いろ事により結晶欠陥を無くして、リ
ーク電流を減少できる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例を示す２ゲー）ＭＯＳ　　Ｆ
ＫＴの断面図であり、第２図しま従来波ｖｌｔｕこよる
２ゲー）ＭＯＳ　　ＦＥＴの断面図である。 １・・・・・・・・・Ｓｉ基板 ２．２′・・・ゲート酸化膜 ３．６′・・・第１．第２ゲート電極 ４・・・・・・・・・アイソレーション５・・・・・・
・・ソース拡散層 ６・・・・・・・・・チャネル ７・・・・・・・・・埋め込み拡散層 ８・・・・・・・・・ドレイン拡散層 １１・・・・・・基　板 １２・・・・・・Ｓ１膜 １３・・・・・・ソース拡散ｊ― １４・・・・・・ドレイン拡散層 １５．１５’・・・ゲート酸化膜 １６　、１６’・・・第１．第２ゲート電極１７・・・
・・層間絶縁膜 Ｓ・・・・・ソース Ｄ・・・・・・・・・・・・ドレイン Ｇ、、Ｇ２・・・第１．第２ゲート 以　　」二

Claims (1)

    【特許請求の範囲】
  1. 半導体基板表面から２つのトレンチ・ゲートが設けられ
    、該トレンチ・ゲート間のチャネル領域の導電率を制御
    する電界効果トランジスタとなす事を特徴とする半導体
    装置。
JP63174126A 1988-06-02 1988-07-12 半導体装置 Expired - Lifetime JP2780175B2 (ja)

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KR1019890007221A KR0173111B1 (ko) 1988-06-02 1989-05-30 트렌치 게이트 mos fet
US07/360,486 US5142640A (en) 1988-06-02 1989-06-02 Trench gate metal oxide semiconductor field effect transistor

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* Cited by examiner, † Cited by third party
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KR100525331B1 (ko) * 2001-04-26 2005-11-02 가부시끼가이샤 도시바 반도체 장치
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JP2012109588A (ja) * 2002-07-15 2012-06-07 Infineon Technologies Ag 電界効果トランジスタ、その使用、およびその製造方法
TWI459561B (zh) * 2008-07-09 2014-11-01 Fairchild Semiconductor 用以形成具有其中含有低ｋ介電體之極間電極介電體之屏蔽閘極溝渠場效電晶體（ｆｅｔ）的結構及方法

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