JPS6385377A - 半導体メモリ評価装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は半導体メモリ評価装置に係り、特に半導体メモ
リの各種タイミング特性を測定する装置に関する。

（従来の技術） 半導体メモリの電気的特性のうち、ＡＣ項目であるタイ
ミング特性（アクセス時間ｔＡＣＣ％ライトパルス幅な
ど）を測定するための評価装置は、従来、たとえば第３
図に示すように構成されている。即ち、１１はタイミン
グ発生器、１２はデストノ９ターフ発生器、１３はテス
ト入力波形フｆ　−マット制御部、１４はテスト入力信
号駆動（供給）部であシ、これらは継続接続されておシ
、上記駆動部Ｊ４の出力信号は供試メモリ〔たとえばス
タティック型ランダムアクセスメモリ（　ＳＲＡＭ）な
どの半導体メモリ〕１５に供給される。これによって上
記供試メモリ１５から任意のテスト出力信号が出力し、
この出力信号はレベル比較器１６によってレベル比較が
されたのちデジタル比較器１７に導かれ、ここで前記テ
スト／４ターフ発生器１２から出力される出力期待値と
タイミング発生器１１からのストロープ信号とでデジタ
ル的に比較されることによって比較結果（テスト結果）
が得られる。なお、上記動作に必要な制御信号はテスト
プロセッサ１８から与えられる。

上記評価装置によって、供試メモリに対して任意のテス
トタイミング、テスト／４ターンを用いてタイミング特
性を測定し、良品、不良品の判定を行なうのであるが、
次に述べるような問題がある。

即ち、１回のテストパターンの実行中にテストタイミン
グを操作することができず、テストタイミングを予め設
定しておく必要がある。し九がりて。

メモリの各タイミング特性を測定する際に、タイミング
を効率よくサーチするためにパイちリサーチ法等の手法
を採用し、「あるテストタイミングでテスト／４ターン
を実行し、テスト出力がノ４スでなければ（フェイルで
あれば）テストタイミングを変えて再びテストパターン
を実行する」という操作を何度も繰シ返す（通常、１つ
のタイミング特性を測定するのにテスト／ターンを１０
回程度実行する）必要がある。しかし、このような評価
装置では、供試メモリの大容量化、機能向上等によシテ
ストパターン長が長くなシ、また測定すべきタイミング
特性の項目数が増えることから測定時間が非常に長くな
ってしまう。

（発明が解決しようとする問題点） 本発明は、上記し九ように供試メモリの１つのタイミン
グ特性を測定するのにテスト／４ターンを何回も繰り返
すことにより測定時間が長くなるという問題点を解決す
べくなされたもので、１つのタイミング特性を１回のテ
スト／４ターンの実行によシ測定でき、供試メモリのタ
イミング特性の測定時間を著しく短縮化し得る半導体メ
モリ評価装置を提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） 本発明の半導体メモリ評価装置は、テストパターン発生
器とテスト入力信号駆動部との間に遅延手段を設け、１
回のテストパターンの実行中にテスト入力に相異なる遅
延時間を与えてそれぞれテストを行なう複数のサイクル
を有し、各サイクル毎のテスト出力がフェイル出力であ
るか否かに基いて供試メモリの測定項目であるタイミン
グを測定するようにしてなることを特徴とする。

（作用） １回のテスト／４ターンの実行によって供試メモリの１
つのタイミングを測定できる。したがって、テストパタ
ーンの数回の実行によって１つのタイミングを測定する
従来の評価装置に比べて測定時間を短縮することができ
る。この場合、供試メモリの大容量化、機能向上等によ
シテストパタ・−ン長が長くなると共にタイミングの測
定項目数が増える程、上記測定時間の短縮効果は著しい
ものとなる。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図に示す半導体メモリ評価装置において、タイミン
グ発生器１１、テストパターン発生器１２、遅延・カウ
ンタ部２０、テスト入力波形フナ−マット制御部１３、
テスト入力信号駆動部１４が継続接続されている。１５
は供試メモリであシ、そのテスト出力信号はレベル比較
器１６に入力し、レベル比較器１６の出力および前記遅
延・カウンタ部２０の遅延出力（テスト／４ターン信号
）はデジタル比較器１７に入力する。上記遅延・カウン
タ部２０は、テストパターン発生器１２からのテストパ
ターンに同期して動作し、相異なる遅延時間のうちから
択一的な遅延時間を持つように設定され　遅延回路部２
１と、上記遅延時間の設定毎に対応するメモリテストに
伴なうデジタル比較器１７の出力がフェイル出力である
場合に遅延時間別にフェイル゛出力の発生回数をカウン
トするカウンタ部２２を有するものであシ、たとえば第
２図に示すように構成されている。即ちり、〜Ｄｎは同
一性能、同一機能を持ったｎ個の遅延回路、Ｓ。

〜Ｓはスイッチ回路、Ｃ１〜Ｃｎは同一性能、同一機能
を持ったｎ個のフェイルアドレスカウンタ（フェイルカ
ウンタ）、２３は上記スイッチ回路Ｓ、〜へをスイッチ
制御すると共に上記カウンタＣ１〜Ｃｎを択一的にカウ
ント動作させるように選択する遅延・カウンタ選択回路
である。上記ｎ個の遅延回路り、〜Ｄｎはテストパター
ン入力端子２４と遅延テストパターン入力端子２５との
間に継続接続されておシ、スイッチ回路Ｓ、〜Ｓｎは各
対応して上記遅延回路り、〜Ｄｎの出力側に直列に挿入
されている。この場合、スイッチ回路Ｓ、〜５ｎ−１は
、それぞれ前段の遅延回路からの入力をスイッチ制御信
号に応じて後段の遅延回路の入力として出力する第１の
出力状態または遅延テストパターン出力端子２５へ出力
する第２の出力状態に制御されるものであシ、スイッチ
回路Ｓｎはスイッチ制御信号に応じてオフ（第１の出力
状態）／オン（第２の出力状態）に制御されるものであ
る。また、上記スイッチＳ、〜Ｓｎと前記カウンタＣ１
〜Ｃｎとの各対応する１組が択一的に前記遅延・カウン
タ選択回路２３によシ選択制御される。この遅延・カウ
ンタ選択回路２３は、テストパターン入力端子２４から
テストパターンが入力し、テストパターンの１サイクル
毎にスイッチＳ、〜ＳｎおよびカウンタＣ１〜Ｃｎの各
１組をたとえばその１番号頴に選択するように構成され
ている。なお、２６は前記デジタル比較器（第１図１７
）からのフェイル出力が入力するフェイル入力端子、２
１は上記遅延・カウンタ部２０の動作に必要な基本クロ
ックを選択するクロック選択回路である。

さらに、第１図の装置全体を総合的に制御するための制
御信号を発生するテストプロセッサ１９が設けられてお
シ、このプロセッサ１９はテスト開始前に前記カウンタ
Ｃ４〜Ｃｎを初期状態に設定（リセット）シ、デストノ
９ターン実行後にカウンタＣ１〜Ｃｎの各出力内容に基
いて供試メモリ１５のタイミング特性としてタイミング
の値と共にフェイルピツトのタイミング分布状況を検出
する機能を有する。

次に、第１図の評価装置における動作を説明する。タイ
ミング発生器１１からのタイミングに基いてテスト／４
ターン発生器１２からテストパターンが発生し、このテ
スト／４ターンは遅延・カウンタ部２０の遅延回路部２
１を経てテスト入力波形７す−マット制御部１３に入シ
、ここで所定のフす−マットのテスト入力信号に変換さ
れたのちテスト入力信号駆動部１４を経て供試メモリ１
５のテスト入力となる。供試メモリ１５のテスト出力信
号はレベル比較器１６に入り、ここで所定の基準レベル
に基いて二値（′１”又は＠Ｏ”）化されたのちデジタ
ル比較器１７に入る。このデジタル比較器１７には、前
記遅延回路部２ｏを経た遅延テストパターンが入力して
お）、このテストパターンに含まれるテスト出力期待値
とレベル比較器１６からの出力（テスト出力）とが比較
されてパスまたはフェイルの判定が行なわれ、フェイル
判定時にはフェイル出力が発生してカウンタ部２２に入
る。

ところで、上記テストパターンの実行前に、遅延・カウ
ンタ部２０に加えるクロックの種類をクロック選択回路
２７によりて選択しておき、遅延回路部２０の遅延回路
り、〜Ｄｎの遅延時間（基本遅延時間ｔｄ）を供試メモ
リ１５の測定タイミング項目に応じて適切に設定してお
く。そして、１回のテストツタターンを実行する間に、
遅延・カウンタ部２０において次に述べるような動作を
行なわせる。即ち、最初のサイクルでは、スイッチ回路
Ｓ、〜Ｓｎのうちスイッチ回路Ｓ、のみ第２の出力状態
に制御し、テストパターン入力に遅延回路り。

による遅延時間ｔｄを与える。このときのメモリテスト
の結果、フェイル出力が発生した場合にはカウンタＣ４
によシフエイルカウント動作が行なわれる。次のサイク
ルでは、スイッチ回路Ｓ２のみ第２の出力状態にし、テ
ストパターン入力に遅延回路り、　、　Ｄ２による遅延
時間２ｔｄを与える。このときのメモリテストの結果、
フェイル出力が発生した場合にはカウンタＣ２によりフ
ェイルカウント動作が行なわれる。同様の要領でｎサイ
クルまで遅延時間（〜ｎｔｄ　）の設定およびフェイル
出力が生じた場合のカウント動作を行なわせ、このよう
な−連（１〜ｎサイクル）の動作をテストパターンが終
了するまで繰シ返させる。したがって、デストノ４ター
ンの実行を終了した時点でフェイルカウンタＣ２〜Ｃｒ
Ｌの内容をチェックすれば、測定項目であるタイミング
の値（たとえばカウンタＣ，、Ｃ２，Ｃ。

にカウント出力が生じており、カウンタＣ４〜Ｃｎがリ
セット状態であれば、カウンタＣ４に対応する遅延時間
４ｔｄをタイミング値と見做す）およびフェイルピツト
のタイミング分布を判定できる。

なお、上記実施例ではフェイルビットのタイミング分布
状況を知るためにテストパターン遅延時間別に対応する
フェイルカウンタ群を設けておいてそれぞれフェイル出
力をカウントさせたが、単に測定項目であるタイミング
の値を知るだけでよい場合には、上記７工イルカウンタ
群に代えてたとえばフラグレジスタ群を設け、テストパ
ターン遅延時間別にフェイル出力の有年に応じてフラグ
レジスタの内容をセット／リセット状態に制御し、この
フラグレジスタ群の内容からタイミングの値を判定する
ようにしてもよい。

また、上記実施例では、テストツタターンに遅延時間を
与えるようにしたが、要はタイミング発生器とテスト入
力信号駆動部との間に遅延手段を設けてテスト入力に相
異なる遅延時間を与えるようにすればよい。

［発明の効果］ 上述したように本発明の半導体メそす評価装置によれば
、１回のテストツタターンの実行によって供試メモリの
１つのタイミングを測定することができるので、従来の
ようなテストパターンの数回の実行によって１つのタイ
ミングを測定するのに比べて測定時間を短縮できる。こ
の場合、供試メモリの大容量化、機能向上等によシテス
トパターン長が長くなると共にタイミングの測定順日数
が増える程、上記測定時間の短縮効果は著しいものとな
るいしかも、テスト出力がフェイル出力である場合にカ
ウンタによυカウントするようにした場合は、フェイル
ビットのタイミング分布状況を得ることが可能になると
いう利点もある。

【図面の簡単な説明】

第１図は本発明の半導体メモリ評価装置の一実施例を示
すブロック図、第２図は第１図中の遅延−カウンタ部を
取シ出して一例を示すブロック図、第３図は従来の半導
体メモリ評価装置を示すブロック図である。 １１・・・タイミング発生器、１２・・・テストノ々タ
ーン発生器、１３・・・テスト入力波形フす一マット制
御部、１４・・・テスト入力信号駆動部、１６・・・レ
ベル比較器、１７・・・デジタル比較器、１９・・・テ
ストプロセッサ、２０・・・遅延・カウンタ部、２１・
・・遅延回路部、２２・・・カウンタ部、２３・・・遅
延・カウンタ選択回路、２１・・・クロック選択回路、
Ｄ１〜Ｄｎ・・・遅延回路、Ｓ、〜Ｓｎ・・・スイッチ
回路、Ｃ４〜Ｃｎ・・・カウンタ。

Claims (6)

【特許請求の範囲】
1. （１）テストパターンをテスト入力波形フォーマットに
   変換して供試メモリのテスト入力として与え、この供試
   メモリのテスト出力と別途与えられるテスト出力期待値
   とを比較してテスト出力のパス／フェイルを判定し、こ
   の判定出力に基いて供試メモリの測定項目であるタイミ
   ングを測定する半導体メモリ評価装置において、１回の
   テストパターンの実行中にテスト入力に相異なる遅延時
   間を与えてそれぞれテストを行なう複数のサイクルを有
   し、各サイクル毎の前記テスト出力がフェイル出力であ
   るか否かに基いて前記タイミングを測定するようにして
   なることを特徴とする半導体メモリ評価装置。
2. （２）前記テスト入力に相異なる遅延時間を与える手段
   は、テストパターンの各サイクル毎に単位遅延時間ｔｄ
   づつ一定方向に変化する遅延時間をテストパターンに与
   えることを特徴とする前記特許請求の範囲第１項記載の
   半導体メモリ評価装置。
3. （３）前記テスト入力に相異なる遅延時間を与える手段
   は、同一性能および同一機能を持ったｎ個の遅延回路を
   段間にそれぞれスイッチ回路を介して継続接続し、各サ
   イクル毎に上記スイッチ回路を制御し、テストパターン
   が通過する遅延回路の個数を制御することを特徴とする
   前記特許請求の範囲第１項または第２項記載の半導体メ
   モリ評価装置。
4. （４）前記スイッチ回路を制御する選択回路は、前記テ
   ストパターンに同期して動作することを特徴とする前記
   特許請求の範囲第３項記載の半導体メモリ評価装置。
5. （５）前記テスト出力がフェイル出力であるか否かに基
   いてタイミングを測定する手段は、前記相異なる遅延時
   間別にフェイル出力をカウントするｎ個のフェイルカウ
   ンタを設けておき、これらのフェイルカウンタの各内容
   に基いてタイミングの値と共にフェイルビットのタイミ
   ング分布状況を判定することを特徴とする前記特許請求
   の範囲第１項記載の半導体メモリ評価装置。
6. （６）前記ｎ個のフェイルカウンタを択一的にカウント
   動作可能に制御する選択回路を有し、この選択回路は前
   記テストパターンに同期して動作することを特徴とする
   前記特許請求の範囲第５項記載の半導体メモリ評価装置
   。