JPS638632B2 - - Google Patents
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- JPS638632B2 JPS638632B2 JP19296082A JP19296082A JPS638632B2 JP S638632 B2 JPS638632 B2 JP S638632B2 JP 19296082 A JP19296082 A JP 19296082A JP 19296082 A JP19296082 A JP 19296082A JP S638632 B2 JPS638632 B2 JP S638632B2
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- JP
- Japan
- Prior art keywords
- circuit
- memory
- manufacturing
- type
- famos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、回路の特定域へ印加される電圧が、
他部分のそれよりも高くなる構成の、回路が集積
化される絶縁ゲート形半導体集積回路、特に、高
密度不揮発生メモリ集積回路の製造方法に関す
る。
他部分のそれよりも高くなる構成の、回路が集積
化される絶縁ゲート形半導体集積回路、特に、高
密度不揮発生メモリ集積回路の製造方法に関す
る。
従来例の構成とその問題点
絶縁ゲート形半導体集積回路、たとえば、浮遊
ゲートアバランシエ注入形メモリ集積回路（以下
FAMOSメモリICと記す）を製作するにあたつて
は、センスアンプの感度を向上させるとともに、
読み出し速度を速くするために、出発材料となる
シリコン（Si）基板として、比抵抗が20〜40Ωcm
と比較的高いＰ型のシリコン基板が用いられる。
ゲートアバランシエ注入形メモリ集積回路（以下
FAMOSメモリICと記す）を製作するにあたつて
は、センスアンプの感度を向上させるとともに、
読み出し速度を速くするために、出発材料となる
シリコン（Si）基板として、比抵抗が20〜40Ωcm
と比較的高いＰ型のシリコン基板が用いられる。
また、FAMOSメモリICの構成主体である
FAMOSメモリ素子では、よく知られているよう
に、２層ゲート構造が採られる。このような２層
ゲート構造によると、ゲート端部での段差が極め
て大きくなる。このため、表面保護ならびに電気
的絶縁のためのパツシベーシヨン膜を形成したの
ち、これを加熱溶融させ、ゲート端部でのパツシ
ベーシヨン膜面をなだらかに傾斜させることが必
要となる。
FAMOSメモリ素子では、よく知られているよう
に、２層ゲート構造が採られる。このような２層
ゲート構造によると、ゲート端部での段差が極め
て大きくなる。このため、表面保護ならびに電気
的絶縁のためのパツシベーシヨン膜を形成したの
ち、これを加熱溶融させ、ゲート端部でのパツシ
ベーシヨン膜面をなだらかに傾斜させることが必
要となる。
すなわち、上記のパツシベーシヨン膜の上に
は、相互配線のための配線層（Al層など）が形
成され、しかも、この配線層は随所で段差を越え
て延びる。パツシベーシヨン膜の加熱溶融処理
は、配線層の段差部での断線を防止するために必
要とされるわけである。
は、相互配線のための配線層（Al層など）が形
成され、しかも、この配線層は随所で段差を越え
て延びる。パツシベーシヨン膜の加熱溶融処理
は、配線層の段差部での断線を防止するために必
要とされるわけである。
ところで、２層ゲート構造のように大きな段差
部が形成される半導基板上を覆うパツシベーシヨ
ン膜の段差部での面形状をなだらかに傾斜面とす
るには、加熱温度を高め、パツシベーシヨン膜を
十分に溶融させねばならない。
部が形成される半導基板上を覆うパツシベーシヨ
ン膜の段差部での面形状をなだらかに傾斜面とす
るには、加熱温度を高め、パツシベーシヨン膜を
十分に溶融させねばならない。
２層ゲート構造のFAMOSメモリICでは、この
加熱溶融処理温度が、Ｐ型シリコン基板内にＮチ
ヤネルMOSトランジスタを作り込む過程で施さ
れる熱処理の温度よりも高くなり、MOSトラン
ジスタのドレインならびにソース領域内の不純物
が再分布する。したがつて、ドレイン領域とソー
ス領域との対向間隔が短くなる。
加熱溶融処理温度が、Ｐ型シリコン基板内にＮチ
ヤネルMOSトランジスタを作り込む過程で施さ
れる熱処理の温度よりも高くなり、MOSトラン
ジスタのドレインならびにソース領域内の不純物
が再分布する。したがつて、ドレイン領域とソー
ス領域との対向間隔が短くなる。
このことに加えてFAMOSメモリICでは、メモ
リセル部ならびに書き込み回路部への印加電圧が
他の回路部への印加電圧より高く、また、使用す
るＰ型シリコン基板の比抵抗が高いため空乏層が
Ｐ型シリコン基板の側へ拡がり易く、メモリセル
部および書き込み回路部を構成するMOSトラン
ジスタのドレイン・ソース領域間でパンチスルー
が起り、耐圧不良の生じるおそれがあつた。
リセル部ならびに書き込み回路部への印加電圧が
他の回路部への印加電圧より高く、また、使用す
るＰ型シリコン基板の比抵抗が高いため空乏層が
Ｐ型シリコン基板の側へ拡がり易く、メモリセル
部および書き込み回路部を構成するMOSトラン
ジスタのドレイン・ソース領域間でパンチスルー
が起り、耐圧不良の生じるおそれがあつた。
このような不都合は、FAMOSメモリICに限ら
れるものではなく、集積度が高くドレイン領域と
ソース領域との対向間隔が小さい高密度のもので
あつて、しかも、回路の特定域への印加電圧が高
くなる回路を集積化した絶縁ゲート形集積回路に
おいて生じる。
れるものではなく、集積度が高くドレイン領域と
ソース領域との対向間隔が小さい高密度のもので
あつて、しかも、回路の特定域への印加電圧が高
くなる回路を集積化した絶縁ゲート形集積回路に
おいて生じる。
発明の目的
本発明は、従来の絶縁ゲート形半導体集積回路
で発生するおそれのあつたドレイン・ソース間の
パンチスルー現象を排除し、安定した動作を保証
することのできる絶縁ゲート形半導体集積回路の
提供を目的とするものである。
で発生するおそれのあつたドレイン・ソース間の
パンチスルー現象を排除し、安定した動作を保証
することのできる絶縁ゲート形半導体集積回路の
提供を目的とするものである。
発明の構成
本発明の絶縁ゲート形半導体集積回路の製造方
法は、一導電型の半導体基板内に、同半導体基板
と同一導電型でこれより高不純物濃度の領域を選
択的に作り込み、この高不純物濃度領域内に高電
圧が印加される回路部を、残余の半導体基板部分
に前記回路部を除く残余の回路を作り込むことを
特徴とする製造方法である。
法は、一導電型の半導体基板内に、同半導体基板
と同一導電型でこれより高不純物濃度の領域を選
択的に作り込み、この高不純物濃度領域内に高電
圧が印加される回路部を、残余の半導体基板部分
に前記回路部を除く残余の回路を作り込むことを
特徴とする製造方法である。
実施例の説明
以下に図面を参照しつつ本発明の半導体集積回
路の製造方法について説明する。
路の製造方法について説明する。
第１図は、本発明の半導体集積回路の製造方法
で形成されたFAMOSメモリICの内部回路配置を
ブロツク表示する平面図である。
で形成されたFAMOSメモリICの内部回路配置を
ブロツク表示する平面図である。
このFAMOSメモリICを製作するにあたつて
は、出発材料として、たとえば比抵抗が約40Ωcm
程度のＰ型のシリコン基板１を準備し、この中へ
比抵抗が３〜10Ωcm、拡散深さが３〜5μmのＰ型
ウエル領域２を形成する。
は、出発材料として、たとえば比抵抗が約40Ωcm
程度のＰ型のシリコン基板１を準備し、この中へ
比抵抗が３〜10Ωcm、拡散深さが３〜5μmのＰ型
ウエル領域２を形成する。
次いで、Ｐ型ウエル領域２の中へ、書き込み時
に高電圧が印加されるメモリセル部、書き込み回
路部等の特定の回路ブロツク３を、また、Ｐ型ウ
エル領域２の作り込みがなされていないＰ型シリ
コン基板部分に、読み出し用センスアツプ回路部
および他の周辺回路部を含む残余の回路ブロツク
４を作り込む。
に高電圧が印加されるメモリセル部、書き込み回
路部等の特定の回路ブロツク３を、また、Ｐ型ウ
エル領域２の作り込みがなされていないＰ型シリ
コン基板部分に、読み出し用センスアツプ回路部
および他の周辺回路部を含む残余の回路ブロツク
４を作り込む。
このような回路ブロツクの作り込みのために
は、当然のことではあるが、マスク製作時に、上
記の両回路ブロツクを作り込むためのマスクをＰ
型シリコン基板部とＰ型ウエル領域との位置関係
に対応させる配慮を払う。
は、当然のことではあるが、マスク製作時に、上
記の両回路ブロツクを作り込むためのマスクをＰ
型シリコン基板部とＰ型ウエル領域との位置関係
に対応させる配慮を払う。
このようにして、FAMOSメモリICの回路要素
の作り込みを行つたのち、回路要素間を相互接続
することによつてFAMOSメモリICが形成され
る。なお、図中５は、書き込み用の高電圧を入力
する端子、６はセンスアンプ回路の読み出し端子
である。
の作り込みを行つたのち、回路要素間を相互接続
することによつてFAMOSメモリICが形成され
る。なお、図中５は、書き込み用の高電圧を入力
する端子、６はセンスアンプ回路の読み出し端子
である。
第２図は、以上のようにして形成したFAMOS
メモリICの内部構造を模式的に示した拡大断面
図であり、図中、１および２は第１図と同様Ｐ型
シリコン基板ならびにＰ型ウエル領域、７および
８はFAMOSメモリ素子用のＮ型ドレイン領域お
よびソース領域、９および１０は高電圧が印加さ
れない回路部内のMOSトランジスタを形成する
ためのＮ型ドレインおよびソース領域、１１はフ
イールド酸化膜、１２はゲート酸化膜、１３およ
び１４はFAMOSメモリ素子の浮遊ゲートおよび
第２ゲート、１５および１６はドレインおよびソ
ース電極、１７は、MOSトランジスタのゲート、
１８および１９はドレインおよびソース電極であ
る。
メモリICの内部構造を模式的に示した拡大断面
図であり、図中、１および２は第１図と同様Ｐ型
シリコン基板ならびにＰ型ウエル領域、７および
８はFAMOSメモリ素子用のＮ型ドレイン領域お
よびソース領域、９および１０は高電圧が印加さ
れない回路部内のMOSトランジスタを形成する
ためのＮ型ドレインおよびソース領域、１１はフ
イールド酸化膜、１２はゲート酸化膜、１３およ
び１４はFAMOSメモリ素子の浮遊ゲートおよび
第２ゲート、１５および１６はドレインおよびソ
ース電極、１７は、MOSトランジスタのゲート、
１８および１９はドレインおよびソース電極であ
る。
本発明によるFAMOS型メモリの作用を簡単に
説明する。メモリセルを含む回路ブロツク３に端
子５から高電圧を印加して書込みを行なう。即
ち、FAMOSメモリ素子の浮遊ゲートフローテイ
ングゲート１３になだれ電子が注入されこれが蓄
積されて書き込みがなされる。また、この特定の
場所に書込まれた情報は、センスアンプ回路を含
む回路ブロツク４から端子６を通じて外部へ取り
出すことができる。
説明する。メモリセルを含む回路ブロツク３に端
子５から高電圧を印加して書込みを行なう。即
ち、FAMOSメモリ素子の浮遊ゲートフローテイ
ングゲート１３になだれ電子が注入されこれが蓄
積されて書き込みがなされる。また、この特定の
場所に書込まれた情報は、センスアンプ回路を含
む回路ブロツク４から端子６を通じて外部へ取り
出すことができる。
ところで、すでに説明したように本発明の製造
方法で形成したFAMOSメモリ素子では、比抵抗
が３〜10ΩcmのＰ型ウエル領域２の中へメモリセ
ル部および書き込み回路等を含む回路ブロツクの
作り込みがなされている。
方法で形成したFAMOSメモリ素子では、比抵抗
が３〜10ΩcmのＰ型ウエル領域２の中へメモリセ
ル部および書き込み回路等を含む回路ブロツクの
作り込みがなされている。
したがつて、このＰ型ウエル領域２とこの中へ
選択的に形成したＮ型領域との間のPN接合に逆
バイアス電圧が印加された場合、Ｐ型領域側への
空乏層の拡がりは、Ｐ型領域がＰ型シリコン基板
そのものであるときよりも小さくなる。
選択的に形成したＮ型領域との間のPN接合に逆
バイアス電圧が印加された場合、Ｐ型領域側への
空乏層の拡がりは、Ｐ型領域がＰ型シリコン基板
そのものであるときよりも小さくなる。
このため、FAMOSメモリICの表面保護膜の段
差部の面状態をなだらかな傾斜面とするための高
温加熱処理を施すことによつて、ドレイン領域な
らびにソース領域の拡散長が増し、両領域の対向
間隔が小さくなつても、従来のものにくらべてパ
ンチスルーは極めて起り難くなる。
差部の面状態をなだらかな傾斜面とするための高
温加熱処理を施すことによつて、ドレイン領域な
らびにソース領域の拡散長が増し、両領域の対向
間隔が小さくなつても、従来のものにくらべてパ
ンチスルーは極めて起り難くなる。
発明の効果
本発明の製造方法で形成したFAMOSメモリIC
では、回路動作の高速化が要求される回路ブロツ
クと、高耐圧特性の要求される回路ブロツクが、
比抵抗の高い基板部分と、低い基板部分とへ分離
して形成されているため、双方の特性が損われる
ことなく発揮されるところとなり、性能が著るし
く高められる効果が奏される。
では、回路動作の高速化が要求される回路ブロツ
クと、高耐圧特性の要求される回路ブロツクが、
比抵抗の高い基板部分と、低い基板部分とへ分離
して形成されているため、双方の特性が損われる
ことなく発揮されるところとなり、性能が著るし
く高められる効果が奏される。
また、高耐圧の印加される回路ブロツクが作り
込まれた部分では、パンチスルー効果が生じ難い
ため、この回路ブロツク内の素子のゲート長を短
くする短チヤネル化をはかることができ、集積度
を高める効果も奏される。
込まれた部分では、パンチスルー効果が生じ難い
ため、この回路ブロツク内の素子のゲート長を短
くする短チヤネル化をはかることができ、集積度
を高める効果も奏される。
なお、以上の説明は、Ｎチヤネル形FAMOSメ
モリICを例示して行つたが、Ｐチヤネル形
FAMOSメモリICであつてもよい。さらに、
FAMOSメモリICのみならず、高電圧ならびに低
電圧の印加される回路部が共存している絶縁ゲー
ト形電界効果トランジスタ回路を集積化する絶縁
ゲート形集積回路の製造に本発明の製造方法を適
用しても、上述したのと同様の効果を得ることが
できる。
モリICを例示して行つたが、Ｐチヤネル形
FAMOSメモリICであつてもよい。さらに、
FAMOSメモリICのみならず、高電圧ならびに低
電圧の印加される回路部が共存している絶縁ゲー
ト形電界効果トランジスタ回路を集積化する絶縁
ゲート形集積回路の製造に本発明の製造方法を適
用しても、上述したのと同様の効果を得ることが
できる。
第１図は、本発明の製造方法で形成される
FAMOSメモリICの内部配置ブロツクを示す平面
図、第２図は、同FAMOSメモリICの部分拡大断
面図である。 １……Ｐ型シリコン基板、２……Ｐ型ウエル領
域、３……高電圧の印加される回路ブロツク、４
……周辺回路ブロツク、５……書き込み用高電圧
の入力端子、６……読み出し端子、７，９……Ｎ
型ドレイン領域、８，１０……Ｎ型ソース領域、
１１……フイールド酸化膜、１２……ゲート酸化
膜、１３……浮遊ゲート、１４……第２ゲート、
１５，１６，１８，１９……電極、１７……ゲー
ト。
FAMOSメモリICの内部配置ブロツクを示す平面
図、第２図は、同FAMOSメモリICの部分拡大断
面図である。 １……Ｐ型シリコン基板、２……Ｐ型ウエル領
域、３……高電圧の印加される回路ブロツク、４
……周辺回路ブロツク、５……書き込み用高電圧
の入力端子、６……読み出し端子、７，９……Ｎ
型ドレイン領域、８，１０……Ｎ型ソース領域、
１１……フイールド酸化膜、１２……ゲート酸化
膜、１３……浮遊ゲート、１４……第２ゲート、
１５，１６，１８，１９……電極、１７……ゲー
ト。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板内に、これと同一導電
型でこれより高不純物濃度の領域を作り込むとと
もに、同高不純物濃度領域内へ動作時に高電圧の
印加される第１の回路ブロツクを、残余の半導体
基板部分内に、前記回路ブロツクを除く第２の回
路ブロツクを作り込むことを特徴とする絶縁ゲー
ト形半導体集積回路の製造方法。 ２ 半導体集積回路がFAMOSメモリ集積回路で
あり、第１の回路ブロツクにメモリセル部および
書き込み回路部が含まれ、第２の回路ブロツクに
センスアンプ回路部が含まれることを特徴とする
特許請求の範囲第１項に記載の絶縁ゲート形半導
体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57192960A JPS5982771A (ja) | 1982-11-02 | 1982-11-02 | 絶縁ゲ−ト形半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57192960A JPS5982771A (ja) | 1982-11-02 | 1982-11-02 | 絶縁ゲ−ト形半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5982771A JPS5982771A (ja) | 1984-05-12 |
| JPS638632B2 true JPS638632B2 (ja) | 1988-02-23 |
Family
ID=16299890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57192960A Granted JPS5982771A (ja) | 1982-11-02 | 1982-11-02 | 絶縁ゲ−ト形半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5982771A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0244238A (ja) * | 1988-08-04 | 1990-02-14 | Fujita Corp | カード型温度・湿度計測記録装置 |
| JPWO2020229860A1 (ja) * | 2019-05-13 | 2020-11-19 |
-
1982
- 1982-11-02 JP JP57192960A patent/JPS5982771A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0244238A (ja) * | 1988-08-04 | 1990-02-14 | Fujita Corp | カード型温度・湿度計測記録装置 |
| JPWO2020229860A1 (ja) * | 2019-05-13 | 2020-11-19 | ||
| WO2020229860A1 (ja) * | 2019-05-13 | 2020-11-19 | 日産自動車株式会社 | 内燃機関 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5982771A (ja) | 1984-05-12 |
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