JPS6388853A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS6388853A
JPS6388853A JP23492186A JP23492186A JPS6388853A JP S6388853 A JPS6388853 A JP S6388853A JP 23492186 A JP23492186 A JP 23492186A JP 23492186 A JP23492186 A JP 23492186A JP S6388853 A JPS6388853 A JP S6388853A
Authority
JP
Japan
Prior art keywords
polycrystalline silicon
wiring
resistance element
resistor
silicide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP23492186A
Other languages
English (en)
Inventor
Masamichi Murase
村瀬 眞道
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP23492186A priority Critical patent/JPS6388853A/ja
Publication of JPS6388853A publication Critical patent/JPS6388853A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に多結晶シリ
コンを用いた抵抗素子の製造方法に関する。
〔従来の技術〕
従来、集積回路装置の抵抗素子として多結晶シリコン抵
抗が用いられている。例えば、第3図に示すようにシリ
コン基板301上のシリコン酸化膜302上に多結晶シ
リコン抵抗素子303のパターンを形成し、その上に絶
縁膜304を付着しコンタクト305を形成する。そし
てコンタクト上にアルミ電極を形成していた。
〔発明が解決しようとする問題点〕
上述した従来の多結晶シリコンを抵抗素子に使用した集
積回路の製造方法においては、各電極間の距離(即ち抵
抗の長さ)はフォトエツチング技術の精度によって決マ
シ、又コンタクトの大きさ、コンタクトの位置もフォト
リソグラフィー技術の精度によって決まっていた為、抵
抗値のバラッキが大きいという欠点があった。
〔問題点を解決するだめの手段〕
本発明の半導体装置の製造方法は、半導体基板上に絶縁
膜を形成する工程と、前記絶縁膜上に金籾硅化物を付着
し、前記金属硅化物を部分的に除去し、導体配線を形成
する工程と、次に基板上に一導電型を有する多結晶シリ
コンを付着する工程と、前記多結晶シリコンを部分的に
除去し、前記金属硅化物の配線を電極とした多結晶シリ
コン抵抗素子のパターンを形成する工程とを含んでいる
ことを特徴とする半導体装置の製造方法であシ、特に半
導体基板上に金属硅化物の配線を形成する工程が、半導
体基板上に絶縁膜を形成し、前記絶縁膜に凹部を設ける
工程と、前記絶縁膜の凹部に金属硅化物を充填し、導体
配線を形成する工程を有することを特徴とする。
〔発明の効果〕
以上説明したように本発明は、金属硅化物の配線を絶縁
膜の凹部に形成した後に多結晶シリコン抵抗素子を形成
することによシ低抗値を測定、P型もしくはN型の不純
物を追加することにより抵抗値を補正出来るという、又
金属硅化物の配線が多結晶シリコン抵抗素子の下にある
為熱の逃げが良く熱抵抗を小さく出来るという効果があ
る。又、金属硅化物の配線を抵抗の[IJ力方向十分余
裕をもって形成した後、金属硅化物配線上に多結晶シリ
コン抵抗素子をこれも抵抗の長さ方向に金属硅化物配)
心の電極の外側に十分用るように余裕をもって形成する
ことにより、抵抗素子のコンタクト面積が常に一定に出
来、コンタクト抵抗のバラツキのきわめて小さい多結晶
シリコン抵抗素子を得ることが出来るという効果がある
。
〔実施例〕
第1図(A)〜(G)は本発明のツ・1の実施例の断面
図である。第2図(A)〜(C)は本発明の第1の実施
例の上面図である。
第1図(A)に示すようにシリコン基板10上のシリコ
ン酸化膜102上にフォトレジストで配線ノくターンの
反転パターン全形成後、RlE(リアクティブ、イオン
・エツチング)等の異方性エツチングによりシリコン酸
化膜102を途中迄(配線の厚さ迄)、エツチングして
凹み103を形成し、フォトレジストを除去する。次に
、刀′1図(B)に示すように全面にタングステンシリ
サイド104を付着する。その後、第1図(C)及び第
2図(A)に示すようにエッチバック等の表面平担化法
によシ、シリコン酸化膜の凹み103.203の中にの
みタングステンシリサイド104,204を残し配線を
形成する。
この時、多結晶シリコン抵抗素子を後に形成する部分の
タングステンシリサイド配線104,204は鉤輻hシ
リコン抵抗素子が抵抗の巾方向に7オ)IJソングフイ
ーの限度までズしても十分にコンタクトを取れるような
長さで形成しておく。次に第1図(D)に示すように多
結晶シリコン膜105を全面に付着し、さらにホウ素を
全面にイオン注入し、その後アニールを行う。このホウ
素のイオン注入のエネルギーはホウ素がシリコン基板に
は入らないように設足する。次に第1図(E)及び第2
図(B)に示すようにフォトレジストで多結晶シリコン
抵抗素子パターン105,205を形成する。この時、
多結晶シリコン抵抗素子105,205の長さは抵抗の
両端にくるタングステンシリサイド電極104,204
の外側に多結晶シリコンが出るように十分長くする。
(これは使用するフォトリソグラフィー技術における、
最大限のズレが起こった場合でも多結晶シリコン105
,205とタングステンシリサイド電極配線104,2
04とが十分余裕をもってコンタクトが取れるようにす
る為である。)次にRlE等の異方性エツチングにより
、多結晶シリコン105゜205をエツチングし除去す
る。さらにフォトレジストを除去する。次に第1図(F
)に示すように多結晶シリコン抵抗素子105上にシリ
コン酸化膜106を形成する。さらに第1図(G)及び
第2図(C)に示すように基板全面にリンシリケートガ
ラス107を付着し、さらに全面にシリカフィルム10
8を塗布し、表面の平担化を行う。次にコンタクト20
6をあける。
そしてコンタクト上にチタンタングステン等のバリアメ
タルを形成後アルミニウム電極を形成する。
【図面の簡単な説明】
牙1図(A)〜(G)は本発面の第1の実施例を示す断
面図であシ、第2図(A)〜(C)は本発明の第1の実
施例を示す上面図であり、第3図(A)〜(B)は従来
技術を用いた半導体装置の上面図である。 101.301・・・・・・シリコン基板、102,2
02,302・・・・・・シリコンd化J1a、103
,203・・・・・・シリコン酸化膜の凹み、104,
204・・・・・・タングステンシリサイド、105,
205,303・・・・・・多結晶シリコン、106・
・・・・・シリコン酸化膜、107・・・・・・リンシ
リケートガラス、108・・・・・・シリカフィルム、
206・・・・・・コンタクト、304・・・・・・絶
縁膜、305・・・・・・アルミニウム電極。 CB) (C) 第1図 第2回 図 第3 面

Claims (2)

    【特許請求の範囲】
  1. (1)半導体基板上に絶縁膜を形成する工程と、前記絶
    縁膜上に金属硅化物を付着し、前記金属硅化物を除去し
    、導体配線を形成する工程と、次に基板上に一導電型を
    有する多結晶シリコンを付着する工程と、前記多結晶シ
    リコンを部分的に除去し、前記金属硅化物の配線を電極
    とした多結晶シリコン抵抗素子のパターンを形成する工
    程とを含んで構成される半導体装置の製造方法。
  2. (2)半導体基板上に絶縁膜を形成し、前記絶縁膜に凹
    部を設ける工程と、前記絶縁膜の凹部に金属硅化物を充
    填し、導体配線を形成する工程を有することを特徴とす
    る特許請求の範囲第(1)項記載の半導体装置の製造方
    法。
JP23492186A 1986-10-01 1986-10-01 半導体装置の製造方法 Pending JPS6388853A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP23492186A JPS6388853A (ja) 1986-10-01 1986-10-01 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP23492186A JPS6388853A (ja) 1986-10-01 1986-10-01 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPS6388853A true JPS6388853A (ja) 1988-04-19

Family

ID=16978369

Family Applications (1)

Application Number Title Priority Date Filing Date
JP23492186A Pending JPS6388853A (ja) 1986-10-01 1986-10-01 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPS6388853A (ja)

Similar Documents

Publication Publication Date Title
US7964919B2 (en) Thin film resistors integrated at two different metal single die
US4948747A (en) Method of making an integrated circuit resistor
JPS6260812B2 (ja)
US20080132056A1 (en) INTEGRATION OF THIN FILM RESISTORS HAVING DIFFERENT TCRs INTO SINGLE DIE
JPH06216125A (ja) 高集積半導体素子のコンタクトホール形成方法
JPS58116775A (ja) Mesfet装置の製造方法及びその装置
JP2626060B2 (ja) 半導体装置及びその製造方法
JPS6097642A (ja) 導電材料のパターンを造する方法
JPS6387762A (ja) 半導体装置の製造方法
JP3180796B2 (ja) 半導体装置の製造方法
KR100226791B1 (ko) 반도체 소자의 제조 방법
JPS58166757A (ja) 抵抗の形成方法
JPH04359559A (ja) 抵抗素子の形成方法
JPS63202953A (ja) 半導体装置の製造方法
JPS63244764A (ja) 半導体装置の製造方法
JP2901262B2 (ja) ポリシリコン抵抗素子の製造方法
JP2630616B2 (ja) 半導体装置の製造方法
JPH01302748A (ja) 半導体装置の製造方法
JP2985202B2 (ja) Mos型半導体装置の製造方法
JPH0463545B2 (ja)
JPS63237458A (ja) 半導体抵抗素子
KR950011565B1 (ko) 반도체 장치의 제조방법
KR100257753B1 (ko) 반도체 장치의 콘택 패드 형성방법
JPS5934999Y2 (ja) 抵抗体
JPS62296452A (ja) 半導体装置の製造方法