JPS6389065A - パルス幅変調制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はパルス幅変調（以下Ｐ　ＷＭと称す）インバー
タの制園装置に関し、特にインバータの出力電圧を制御
するＰ　Ｗ　Ｍ信号を形成するＰ　Ｗ　Ｍ制御回路に関
する。

（従来の技術） Ｐ　Ｗ　Ｍインバータの制御方法には、上山直彦茗「ニ
ュードライブエレクトロニクス」　（昭和５７．７．２
５電気書院）で述べられているように変調周波数をイン
バータの運転周波数に比例して変化させ、一定のパルス
数で運転する同期式と、変調周波数固定の非同期式とが
ある。

（発明が解決しようとする問題点） 非同期式は変調周波数を高くする、あるいは変調周波数
成分を吸収するフィルターを設置するなどによる低騒音
化が容易であるが、インバータの運転周波数が高くなる
と変調周波数との間にうなりを生じ電圧が変動するとい
う欠点を持っている。高い周波数でインバータを運転す
る場合、波形の安定性にすぐれた同期式の方が適してい
る。

しかし、同期式は逆に運転周波数が低くなると変調周波
数も低くなってしまうため、電流リップル、−トルクリ
ップルが大きくなってしまう欠点を有する。

本発明１よ簡単な回路で同（例式、非同期式いずれのＰ
　Ｗ　Ｍをも可能とし、低速域では電流リップル、トル
クリップルの大きさが一定の非同期式、高速域では波形
の安定性にすぐれた同期式のＰ〜ＶＭを行なえ、ＰＷ〜
１インバータの運転周波数を拡大できるＰ　Ｗ　Ｍ　ｌ
ＩＩ御回路を提供することを目的とする。

［発明の構成１ （問題点を解決するための手段） 回路を簡単化するためメモリ＜ＲＯ〜１）を用い、同期
式ＰＷ〜１用のパルスパターン、非同期式Ｐ〜Ｖ〜１用
の基準波形パターンの双方を必要最少限の電気角分書き
込んでおく。この二つのパターンは、インバータ運転周
波数が所定周波数以上であるか否かを判別する比較器に
よってセレクトされる。メモリの出力は同期式、非同期
式のいずれであるかに応じて単に反転するか、バイナリ
数とみなしてその正負の符号を切り換えかのいずれかを
行なう極性切換回路に入力される。極性切換回路は電気
角信号によって補数をとるか否かを制御されメモリから
の入力をそのまま、あるいはＭ数をとって出力し、極性
切換回路の出力は非同期式ＰＷＭ用のＰＷＭ回路に入力
される。ＰＷＭ＠路の出力は切換えスイッチの一方の入
力端子に入力される。切換スイッチの他方の入力端子に
は極性切換回路の出力が入力されている。切換スイッチ
は前記比較器の出力信号によってどちらが一方を出力す
る。切換スイッチの出力は電気角信号に応じて論理回路
により各相へ配分される。

（作　用） 運転周波数が低ければメモリから非同期式用基準波形パ
ターンが出力される。このパターンは電気角によってそ
のまま、あるいは極性を反転された後ＰＷＭ回路で変調
される。基準波形パターンは正負の符号を持ったバイナ
リ数であり、極性切換回路により、この補数をとられて
正数から負数へ、あるいは負数から正数へと切換られる
。ＰＷＭ回路でＰＷ〜１された信号は論理回路により各
相へ配分される。運転周波数が高くなり、所定周波数を
越えると比較器により、メモリの同期式パルスパターン
が選択される。メモリから出力されたパルスパターンは
電気角によってそのまま、あるいは極性を反転され切換
スイッチを介し論理回路にて各相へ配分される。パルス
パターンはメモリの１ビツトがそのままインバータのい
づれかのスイッチのＰＷ〜１信号となるから、この場合
には極性切換回路では１の補数（単なる反転）がとられ
る。

（実施例） 第１図にもとづき本発明の一実施例の構成を説明する。

１はインバータの運転周波数を設定する周波数設定器、
２は周波数設定器１の出力電圧を入力し、電圧に比例し
た周波数のパルス列を出力するＶ　、／　Ｆコンバータ
、３はＶ／Ｆコンバータの出力するパルスをカウントし
、積算値を出力するカウンタ、４はカウンタの出力する
積算値を入力し、その最上位ビットの値と他のすべての
ビットとの排他的論理和をとる排他的論理和回路である
。５は周波数設定器１の出力電圧を入力し、その値に比
例したディジタル値を出力するＡ　／　Ｄコンバータ、
６は高周波のクロックパルスを出力するクロックパルス
発生器、７はクロックパルスをカウントしカウント値を
出力する３進カウンタである。８は周波数設定器１の出
力を所定値と比較し、所定値より小さければ１”（非同
期）、大きければ０”　（同期）を出力する比較器であ
る。

９はリードオンリメモリ（ＲＯＭ　）であり、３進カウ
ンタ７、排他的論理和回路４、Ａ／Ｄコンバータ５の出
力によってアドレスされ、そのアドレスに書き込まれた
データを出力する。１０はカウンタ３の出力をカウント
する６進のカウンタ、１１は極性切換回路である。極性
切換回路１１はカウンタ１０のｎ下位ビット出力とＲＯ
Ｍ　９のデータ出力との排他的論理和をとる排他的論理
和回路１２、カウンタ１０の最下位ビット出力と比較器
８の出力とのアンドをとるアンド回路１３、排他的論理
和回路１２の出力とディジタル位置１５とを加算する加
算器１４から成る。加算器１４のキャリー人力にはアン
ド回路１３の出力信号が入力される。１６ａ〜１６ｄは
ラッチ回路で、デコ−ダ１７によりセレクトされるとク
ロックパルスタイミングでＲＯＭ９の出力をラッチする
。１７はデコーダで３進カウンタ７の出力値によりラッ
チ回路１６ａ〜１６ｄの内の一つをセレクトする。

１８ａ〜１８Ｃはラッチ回路１６ａ　〜１６ｃの出力す
るデータを入力し、クロックパルスにより変調してＰＷ
Ｍ信号を出力するＰ〜ＶＭ回路である。

本発明においては、Ｐ　’ｖＶ　Ｍ方法自体は無関係で
あるが、説明の都合上、アナログ回路における三角波比
較のＰ　Ｗ　Ｍをそのままディジタルに置き換えたもの
とする。すなわち、クロックパルス琵生器６より出力さ
れるクロックパルスをアップダウンカウンタにて計数し
てディジタル三角波を形成し、マグニチュードコンパレ
ータにてラッチ回路１６ａ〜１６Ｇより出力されるデー
タとの大きさを比較し、その比較結果をＰＷＭ信号とし
て出力するものとする。１９ａ〜１９Ｃは切り換えスイ
ッチで、ＰＷＭ回路１８ａ〜１８Ｃの出力するＰＷ〜１
信号と、ラッチ回路１６ｄの出力するＰＷＭ信号のいず
れかを比較器８の出力に応じて出力する。２０は論理回
路でカウンタ３およびカウンタ１０の出力するカウント
値に応じて切り換えスイッチ１９ａ〜１９ｃの出力する
Ｐ　Ｗ　７，４信号をインバータ２１の各アームのスイ
ッチに分配する。インバータ２１は電流Ｎ源２２から入
力される直流電圧をＰＷＭして３相交流電圧として誘導
電動機２３に供給する。

所望出力電圧とＲＯＭ９によき込まれているデータとの
関係について第２図にしたがって説明する。所望出力電
圧はＵ、Ｖ、Ｗで示した３相正弦波である。図で■〜Ｏ
はその１周期を電気角３０度毎に区切って示したもので
ある。これらのうちの１つの区間での３相分の大きさが
電気角の関数として与えられると、他のすべての区間で
の３相分の大きさはその関数を利用して表わせる。いま
■の区間でのＵ相の関数をａ、■相の関数をＣ１Ｗ相の
関数をｂとすると、■〜Ｏの区間にわたる各相の大きさ
は第２図下の表のように表わせる。

ａ’、ｂ’、ｃ’　はそれぞれａ、ｂ、ｃの関数を電気
角を逆に変化させて得られる関数、ａ、ｂ。

Ｃはそれぞれａ、ｂ、ｃの関数の符号の正負を反転して
得られる関数、ａ’、ｂ’、ｃ’　はそれぞれａ’、ｂ
’、ｃ’　の関数の符号の正負を反転して１りられる関
数である。したがってＲＯＭ　９にａ。

ｂ、ｃの３つの関数を書き込んでおけば、その読み出し
方によりａ’、ｂ’、ｃ’　が得られ、ａ。

ｂ、ｃあるいはａ’　、ｂ’　、ｃ’はＲＯ〜１９から
読み出した関数の正負を反転することにより得られる。

これらが得られれば、■〜Ｏのどの区間であるかによっ
て各相に分配すればＵ、Ｖ、Ｗの一周期間の波形が再現
できる。Ｕ、Ｖ、Ｗの正弦波の大きさくａ　、　ｂ　、
　ｃの関数の大きさ）はＡ／Ｄコンバータ５の出力する
ディジタル吊によって変化させる。すなわら、Ａ／Ｄコ
ンバータ５の出力するディジタル伍によって、その値に
比例した大きさを持つパターンを選択し出力する。排他
的論理和回路４からは電気角信号が与えられ、Ａ　、−
’　Ｄコンバータ５の出力によって選択されたパターン
を排他的論理和回路４の出力の変化に従って出力し、電
気角の関数ａ、ｂ、ｃとする。３進カウンタ７の出力に
よっては、同期式のパルスパターンと非同期式の基準波
形パターンとが選択される。

ＲＯＭ９は４分割されており、３道カウンタ７の出力が
０．１．２の場合非同期の基準波形パターンａ、ｂ、ｃ
がそれぞれ出力される。３進カウンタ７の出力の値が３
の場合、同期式のパルスパターンａ、ｂ、ｃが同時に出
力される。非同期式の場合、基準波形パターンは関数ａ
、ｂ、ｃに従って大きさの変化するバイナリ数すなわち
並列データで書き込まれているため同時に一つの関数し
か出力できないが、同期式の場合、関数ａ、ｂ、ｃをＰ
ＷＭした後のパルス波形として書き込まれているから関
数毎に１ビツトしか必要とせず、３つの関数を同時に出
力できる。

第３図、第４図にもとづいて、実施例の作用を説明する
。第３図は設定周波数が低く、非同期式ＰＷＭを行なっ
ているときの動作説明図である。

Ｖ　、／　Ｆコンバータ２は周波数設定器１の出力電圧
に比例した周波数のパルス列を発土し、そのパルス列は
カウンタ３にて積算される。このカウンタ３の出力の値
は（イ）に示すように変化する周期関数となる。この周
期を電気角６０度に対応させる。カウンタ３の出力の最
上位ビットは（ロ）のようになり、この信号にてカウン
タ３の他のビットすべてとの排他的論理和を排他的論理
和回路４にてとれば、その出力は（ハ）のように電気角
３０度毎に増加減少を繰り返す。この信号がＲＯ〜１９
に与えられる。設定周波数が所定周波数より低いため比
較器８は１°゛　（非同期）を出力しており、３進カウ
ンタはクロックパルス発生器６より与えられる高速のク
ロックパルスをカウントし、状態を進める。この値はＲ
ＯＭ９に入力されると共にデコーダ１７にも入力される
。３進カウンタの出力がＯのときはラッチ回路１６ａが
デコーダ１７によりセレクトされる。一方、ＲＯＭ９は
非同期の基準波形パターンａがセレクトされる。したが
って、ＲＯＭ９が出力する基準波形パターンａは極性切
換回路１１を介し、ラッチ回路１６ａにてラッチされる
。同様に基準波形パターンｂ、ｃを極性切換回路１１を
介し、ラッチ回路１６ｂ。

１６ｃにてラッチされる。３進カウンタの出力は高速で
変化するからＲＯＭ　Ｑも関数ａ、ｂ、ｃを高速で順番
に出力しているが、そのうちの関数ａについてのみ示す
と（ニ）のようになる。排他的論理和回路４より出力さ
れる電気角信号が３０度毎に増加、減少を繰り返してい
るため、読み出される関数も同様に３０度毎に増加減少
を繰り返す。

カウンタ３の最上位ビット出力（ロ）が“０′′の場合
、第２図におけるａをそのまま出力し、最上位ビット出
力（ロ）が“１”の場合、第２図におけるａ′が出力さ
れる。関数す、ｃも同様に３０度毎に逆に読み出されｂ
とｂ’　、ｃとＣ′を交互に繰り返して出力する。ＲＯ
Ｍ　９の出力はそのデータビット数だけの個数の排他的
論理和回路１２の１方の入力にそれぞれ入力される。排
他的論理和回路１２の他方の入力にはすべて、カウンタ
１０のカウント値出力の最下位ビット出力（ホ）が共通
に入力されている。カウンタ１０は６進カウンタであり
、上位２ビツトの値は（へ）、（ト）のように変化する
。排他的論理和回路１２は信号（ホ）が０”であれば入
力した関数をそのまま、信号〈ホ）が１１１　ＩＩであ
ればすべてのビットの論理を反転して出力する。排他的
論理和回路１２の出力は加算器１４に入力される。加算
器の他方の入力は零であり、排他的論理和回路１２の出
力と実際に加算されるのはアンド回路１３から加ｉ器１
４にキャリーとして入力されている信号のみである。比
較器８は非同期時１パを出力しているからアンド回路１
３はカウンタ１０の出力最下位ビットの信号（ホ）が“
１″の期間だけ′１”を出力する。したがって、排他的
論理和回路１２でＲＯ〜１９の出力を反転したときには
加算器１４にて１°°が加算される。すなわら、ＲＯＭ
９の出力するバイナリ数の２の補数がとられ、正負の慢
性が切り換えられる。排他的論理和回路１２の出力がＲ
ＯＭ９の出力に等しいときにはカロ算器１４ではＯが加
算される。すなわち加算器１４の出力もＲＯＭ　９の出
力に等しい。したがって、排他的論理和回路１２、アン
ド回路１３、加算器１４、零設定器１５からなる臣性切
換回路１１は電気角度６０度毎に入力信号をそのまま通
過させるが、入力信号の２の補数をとって出力するかが
切り換えられる。この信号はラッチ回路１６ａ、１６ｂ
。

１６ｃにて、ＲＯＭ９の関数選択と同期してラッチされ
る。ラッチ回路１６ａの出力はＰ　Ｗ　Ｍ回路１８にて
三角波と比較される。これを（チ）に示す。ＰＷＭ回路
１８ａの出力は（す）となる。ラッチ回路１６ｂの出力
はＰ　Ｗ　Ｍ回路１８ｂにて（ヌ）のように比較され信
号（ル）が出力される。

ラッチ回路１６ｃの出力はＰＷＭ回路１８ｃにて（ヲ）
のように比較され信号（ワ）が出力される。

切換スイッチ１９ａ　、１９ｂ　、１９ｃは比較器８の
出力が１″であるためＰＷＭ回路１８ａ。

１８ｂ、１８ｃより入力される信号を出力側に接続する
。論理回路２０にはこの３つのＰ〜ｖ〜１信号〈す）、
（ル）、（ワ）をカウンタ３．１０より与えられる電気
角信号（ロ）、（ホ）、（へ）。

（ト）の状態に応じて各相に配分する。Ｕ相信号は（力
）のようになる。■相、Ｗ相信号も位相が１２０度ずつ
遅れた同様な波形となる。これらの信号およびその反転
信号によりインバータ２１は運転され３相交流電圧を誘
導雷！７１纒２３に供給する。

設定周波数を上げ、所定周波数を越えると比較器８は“
０°゛を出力し、同期式に移行する。同期式時の作用を
第４図にもとづいて説明する。（イ）。

（ロ）、（ハ）、（ホ）、（へ）、（ト）は第３図と同
様である。比較器８が゛Ｏパを出力すると３進カウンタ
７はクロックパルスの計数を停止し、そのカラン１−値
出力は強制的に３とされる。そのためＲＯＭ９は同期式
パルスパターンが選択され、ラッチ回路１６ｄがデコー
ダ１７により選択される。また切り換えスイッチ’ｌ　
９ａ、１９ｂ、１９ｃはラッチ回路１６ｄ側に切り換え
られる。ＲＯＭ９は排他的論理和回路４より与えられる
電気角信号が変化するにつれてそのアドレスに書き込ま
れたデータを出力する。そのデータビットのひとつ力（
らは（ヨ）の、他の２つのピッから（し）、（ツ）のよ
うな３種のパルスパターンが同時に出力される。それぞ
れ、平均値が図で点線で示すように変化するようにあら
かじめＰＷＭ波形を求め書き込まれている。ＲＯＭ９の
出力は排他的論理和回路１２にて、カウンタ１０の出力
する信＠（ホ）と排他的論理和をとらせる。したがって
、信号（ホ）がＯＨであればＲＯＭ９の出力がそのまま
、１１１　Ｉ＋であれば、ＲＯＭ９の出力が論理を反転
して出力される。アンド回路１３は比較器８の出力がＯ
′°であるからＯ”を出力する。したがって、加算器１
４は排他的論理和回路１２よりの信号に零を加算して出
力する。すなわち、入力信号をそのまま出力する。した
がってラッチ回路１６ｄの出力は（夕）、（ソ）、（ネ
）のように電気角６０度毎に信号（ヨ）、（し）、（ツ
）をそのまま出力するか、反転して出力するかが切り換
えられる。これらの信号は切り換えスイッチ１９ａ。

１９ｂ、１９ｃを介し論理回路２０に入力され非同期式
と同様に各相に配分される。Ｕ相Ｐ　Ｗ　Ｍ信号を（す
）に示す。■相、Ｗ相も位相が１２０度ずつ遅れるだけ
で、他はまったく同一の波形となる。したがって、これ
らのＰＷＭ信号にもとづいてインバータ２１を運転すれ
ば、誘導電動機２３に供給される電圧が時々刻々変動す
るようなことがなく、非常に安定に運転できる。

［発明の効果］ 以上説明したように、本発明によれば、一つのメモリに
非同期式用基準波形パターンと同期式用パルスパターン
を収めることができ、簡単な回路で同期式、非同期式双
方のＰＷＭを行なうことができる。また非同期式の場合
ＲＯ〜１９から読み出した基準波形パターンを電気角６
０度毎にその正負を切り換えた後にＰ　Ｗ　Ｍ　ｔ、で
いるから、第３図（チ）、（ヌ）、（ヲ）、（力）から
判るように、連続した正弦波と三角波とを比較した結果
と同洋なＰ　Ｗ　Ｍ信号が得られる。もしも、ＲＯＭ９
から読み出した関数をＰ〜ＶＭＬ、てから論理を反転す
るようにすれば、電気角６０度毎に正弦波に対する三角
波の位相が１８０度ずれ、無駄なスイッチングを生ずる
が、本発明にすればそれが生じない。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図は所望出力
波形と第１図のＲＯＭ９に書き込まれた関数との関係の
説明図、第３図は非同期式Ｐ　１１’Ｖ　Ｍ時の実施例
の作用を説明するための動作波形図、第４図は同期式Ｐ
ＷＭ時の実施例の作用を説明するための動作波形図であ
る。 １・・・周波数設定器、２・・・Ｖ、’Ｆコンバータ、
３゜１０・・・カウンタ、４，１２・・・排他的論理和
回路、５・・・Ａ／Ｄコンバータ、６・・・クロックパ
ルス発生器、７・・・３進カウンタ、８・・・比較器、
９・・・ＲＯＭ、１１・・・橿性切換回路、１３・・・
アンド回路、１４・・・加算器、１５・・・零設定器、
１６８〜１６０・・・ラッチ回路、１７・・・デコーダ
、１８ａ〜１８Ｇ・・・Ｐ〜Ｖ〜１回路、１９ａ〜１９
Ｃ・・・切換スイッチ、２０・・・論理回路、２１・・
・インバータ、２２・・・直流電源、２３・・・誘導′
ＩｆｖＪ機。

Claims (1)

【特許請求の範囲】
1. 同期式パルス幅変調時にはメモリの出力信号をそのまま
   パルス幅変調信号とし、非同期式パルス幅変調時には前
   記メモリの出力信号を基準としてパルス幅変調を行ない
   パルス幅変調信号を得る同期式／非同期式双方可能なパ
   ルス幅変調制御回路において、同期式パルス幅変調時に
   は所定電気角で前記メモリ出力信号の各ビットの論理を
   単に反転し、非同期式パルス幅変調時には所定電気角で
   前記メモリ出力信号を１組の数値とみなしてその符号を
   反転する極性切換回路を備えたことを特徴とするパルス
   幅変調制御回路。