JPS6397254U - - Google Patents

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JPS6397254U
JPS6397254U JP19219586U JP19219586U JPS6397254U JP S6397254 U JPS6397254 U JP S6397254U JP 19219586 U JP19219586 U JP 19219586U JP 19219586 U JP19219586 U JP 19219586U JP S6397254 U JPS6397254 U JP S6397254U
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JP
Japan
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semiconductor layer
semiconductor
layer
terminal
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JP19219586U
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Description

【図面の簡単な説明】
第１図Ａ，Ｂは各々この考案の一実施例による
四端子半導体素子を示す断面図、第２図はこの考
案の一実施例による四端子半導体素子を示す理論
構成図、第３図Ａ〜Ｆは各々この考案の一実施例
による四端子半導体素子の動作を説明する説明図
、第４図Ａ，Ｂは各々従来のダイオード及び四端
子半導体素子を示す回路図、並びに第５図Ａ〜Ｆ
は各々従来の四端子半導体素子の動作を説明する
説明図である。 １…ｐ型第１半導体層、２…ｎ型第２半導体層
、３，８…絶縁体層、４…ｎ型第３半導体層、５
…ｐ型第４半導体層、６…ｎ型第１半導体層、７
…ｐ型第２半導体層、９…ｐ型第３半導体層、１
０…ｎ型第４半導体層、ａ，ｂ，ｃ，ｄ，ａ１，
ｂ１，ｃ１，ｄ１，ａ２，ｂ２，ｃ２，ｄ２…端
子。なお、図中同一符号は同一または相当部分を
示す。

Claims (1)

    【実用新案登録請求の範囲】
  1. ｎ型（あるいはｐ型）第１半導体層、この第１
    半導体層上に積層されたｐ型（あるいはｎ型）第
    ２及び第３半導体層、第１半導体層上の、第２及
    び第３半導体層間に積層され、両者を絶縁する絶
    縁体層、並びに第２半導体層、第３半導体層及び
    上記絶縁体層上に積層されたｎ型（あるいはｐ型
    ）第４半導体層を備え、上記各半導体層に端子を
    設ける四端子半導体素子。
JP19219586U 1986-12-12 1986-12-12 Pending JPS6397254U (ja)

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JP19219586U JPS6397254U (ja) 1986-12-12 1986-12-12

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JP19219586U JPS6397254U (ja) 1986-12-12 1986-12-12

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JPS6397254U true JPS6397254U (ja) 1988-06-23

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ID=31147043

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JP19219586U Pending JPS6397254U (ja) 1986-12-12 1986-12-12

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