JPS6322614B2 - - Google Patents
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- JPS6322614B2 JPS6322614B2 JP57119306A JP11930682A JPS6322614B2 JP S6322614 B2 JPS6322614 B2 JP S6322614B2 JP 57119306 A JP57119306 A JP 57119306A JP 11930682 A JP11930682 A JP 11930682A JP S6322614 B2 JPS6322614 B2 JP S6322614B2
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- semiconductor device
- metal wiring
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- H10W72/551—Materials of bond wires
- H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
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- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
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- Wire Bonding (AREA)
Description
【発明の詳細な説明】
本発明は、セラミツク・パツケージ型の半導体
装置に関するものである。
装置に関するものである。
セラミツク・パツケージ型半導体装置は、通常
は第１図に示すように、セラミツク基板１に設け
られたキヤビテイと称する凹部２の底面に、半導
体素子３を固着し、その周囲を取り囲むボンデイ
ング・パツド４と半導体素子の電極（図示せず）
とを金（Au）やアルミニウム（Al）を主成分と
する直径20〜30μｍの金属細線５で接続し、更に
セラミツク基板の表面に固着されたシール・リン
グ６に金属キヤツプ７をシールして作られる。ボ
ンデイング・パツド４は、内部配線８を経由して
外部リードピン９に接続されており、これをプリ
ント基板の穴やソケツトに挿入して実装される。
は第１図に示すように、セラミツク基板１に設け
られたキヤビテイと称する凹部２の底面に、半導
体素子３を固着し、その周囲を取り囲むボンデイ
ング・パツド４と半導体素子の電極（図示せず）
とを金（Au）やアルミニウム（Al）を主成分と
する直径20〜30μｍの金属細線５で接続し、更に
セラミツク基板の表面に固着されたシール・リン
グ６に金属キヤツプ７をシールして作られる。ボ
ンデイング・パツド４は、内部配線８を経由して
外部リードピン９に接続されており、これをプリ
ント基板の穴やソケツトに挿入して実装される。
近年の半導体装置、特に論理や記憶を機能とす
る集積回路装置は、より高速に動作させる為に論
理振幅を小さくする傾向にある。しかし、この傾
向は、ノイズ等による誤動作の機会も多くなるこ
とも意味し、特に電源や接地の電位シフトによる
影響は甚大となる。この電位シフトは、半導体素
子内部の金属配線が細く、薄くできているので導
通抵抗が大きくなるために生ずるものである。こ
の電位シフトをできるだけ防ぐために、半導体素
子内の電源や接地は、分散化させることが必要と
なつてきた。即ち、従来のように電源や接地をそ
れぞれ１つの電極から取るのではなく、例えば矩
形の半導体素子の４辺からそれぞれ１つずつ取る
ことにより、半導体素子内で電位シフトの緩和を
計ることが必要となつてきた。その効果は集積度
が向上し配線パタンが微細化される程、また、半
導体素子の寸法が大きくなる程、大きなものとな
り、それに従つて電源や接地用の電極もより多く
取る必要が生じてくる。
る集積回路装置は、より高速に動作させる為に論
理振幅を小さくする傾向にある。しかし、この傾
向は、ノイズ等による誤動作の機会も多くなるこ
とも意味し、特に電源や接地の電位シフトによる
影響は甚大となる。この電位シフトは、半導体素
子内部の金属配線が細く、薄くできているので導
通抵抗が大きくなるために生ずるものである。こ
の電位シフトをできるだけ防ぐために、半導体素
子内の電源や接地は、分散化させることが必要と
なつてきた。即ち、従来のように電源や接地をそ
れぞれ１つの電極から取るのではなく、例えば矩
形の半導体素子の４辺からそれぞれ１つずつ取る
ことにより、半導体素子内で電位シフトの緩和を
計ることが必要となつてきた。その効果は集積度
が向上し配線パタンが微細化される程、また、半
導体素子の寸法が大きくなる程、大きなものとな
り、それに従つて電源や接地用の電極もより多く
取る必要が生じてくる。
しかし、この電源や接地の分散化はその一方
で、限られた外部リードピン数の中で電源や接地
用の外部リードピンの数が増大することになり、
相対的に信号の入出力用ピンは減少することにな
る。半導体素子の集積度を上げても、入出力ピン
数が少なくなつたら高集積化の意味が失われてし
まう。
で、限られた外部リードピン数の中で電源や接地
用の外部リードピンの数が増大することになり、
相対的に信号の入出力用ピンは減少することにな
る。半導体素子の集積度を上げても、入出力ピン
数が少なくなつたら高集積化の意味が失われてし
まう。
本発明は、以上の障害を解消する為になされた
もので、セラミツク基板上のボンデイング・パツ
ドの外側に、それを囲むように環状の金属配線を
形成することを特徴とし、更には、ボンデイン
グ・パツドのうちの少なくとも１つは、前記環状
の金属配線とスルーホールまたは側面メタライズ
により電気的に接続されていることを特徴とする
ものであり、その目的とするところは、以上の構
造を有することにより、電源や接地に用いられる
外部リードピンの数を少なくし、相対的に入出力
用のピン数を増大しようとするものである。
もので、セラミツク基板上のボンデイング・パツ
ドの外側に、それを囲むように環状の金属配線を
形成することを特徴とし、更には、ボンデイン
グ・パツドのうちの少なくとも１つは、前記環状
の金属配線とスルーホールまたは側面メタライズ
により電気的に接続されていることを特徴とする
ものであり、その目的とするところは、以上の構
造を有することにより、電源や接地に用いられる
外部リードピンの数を少なくし、相対的に入出力
用のピン数を増大しようとするものである。
以下に、本発明の実施例を図面を用いて詳細に
説明する。DIP（Dual Inline Package）型の半
導体装置に本発明を適用した例を第２図ａ，ｂに
示した。第２図ａは平面図で、Ａ−A′における
断面図を第２図ｂに示した。セラミツク基板１に
設けたキヤビテイ２の底面に固着された半導体素
子３には電極１０が計44ケ配列されている。この
うち各辺のほぼ中央部に存在する電極１０ａ〜ｄ
が分散化された電源である。従来の半導体装置で
は、２つ以上の電極から１つのボンデイング・パ
ツドに細線を１本ずつ接続することがない限り、
電極が44ケある場合は、外部リードピンを44本備
えたセラミツク基板に搭載しなければならなかつ
た（DIP形のセラミツク基板では、ピン数が44ピ
ンというものは一般的ではなく、本例の場合、通
常は48ピンのセラミツク基板に搭載される）。本
発明では、電源用電極１０ｂ，１０ｄと金属細線
で接続されたボンデイング・パツド４ｂ，４ｄが
第２図ｂからわかるように、それぞれ外部リード
ピン９ｂ，９ｄにつながつており、電極１０ａ，
１０ｃと接続されたボンデイング・パツド４ａ，
４ｃは、外部リードピンに接続されていない。こ
の２つの電極に電源を供給するために、ボンデイ
ング・パツド４ａ〜ｄと、本発明である環状の金
属配線１１との間を金属細線で接続しておく。こ
れにより、外部リードピン９ｂ，９ｄから供給さ
れた電源は、ボンデイング・パツド４ｂ，４ｃを
経由して環状の金属配線１１を通つてボンデイン
グ・パツド４ａ，４ｃに至り、半導体素子の内部
回路に電極１０ａ，１０ｃから供給されることに
なる。この構造を有することにより、本実施例の
場合、外部リード・ピンの数が42ピンのセラミツ
ク基板を使用できる。この環状の金属配線１１
は、通常のセラミツク基板のメタライズ・プロセ
スと同じ方法で形成できる。即ち、未焼成のセラ
ミツク・シートにタングステン（Ｗ）の粒子を分
散させたインクでスクリーン印刷し、セラミツ
ク・シートを焼成した後、ニツケル（Ni）や金
（Au）めつきをする。このめつきの導通をとるに
は、例えば第３図のように環状金属配線１１にス
ルーホール１２を設け、ここから１層下のボンデ
イング・パツドの配列してある面と同一の面に形
成した内部配線１３を通してセラミツク基板の側
面に出せばよい。ボンデイング・パツド４ａ，４
ｃのめつきも、外部リードピンにつながずに、直
接セラミツク基板の側面に内部配線を通じて出せ
ばよい。第２図の実施例では電極１０ａ，１０ｃ
への電源供給は、電極とボンデイング・パツド間
及びボンデイング・パツドと環状金属層との間に
それぞれ金属細線を接続して行なわれるが、セラ
ミツク基板の設計の余裕度の関係から、ボンデイ
ング・パツド４ａ，４ｂを設けることができない
場合は、第４図のように、電極１０ａから直接に
環状金属配線１１に金属細線５で接続してもよ
い。この場合は、ボンデイング・パツド４ａを介
して２段の接続を行なうよりも導通抵抗は小さく
できる。また、更に導通抵抗を小さくしたい場合
は、金属細線を２本以上接続してもよい。
説明する。DIP（Dual Inline Package）型の半
導体装置に本発明を適用した例を第２図ａ，ｂに
示した。第２図ａは平面図で、Ａ−A′における
断面図を第２図ｂに示した。セラミツク基板１に
設けたキヤビテイ２の底面に固着された半導体素
子３には電極１０が計44ケ配列されている。この
うち各辺のほぼ中央部に存在する電極１０ａ〜ｄ
が分散化された電源である。従来の半導体装置で
は、２つ以上の電極から１つのボンデイング・パ
ツドに細線を１本ずつ接続することがない限り、
電極が44ケある場合は、外部リードピンを44本備
えたセラミツク基板に搭載しなければならなかつ
た（DIP形のセラミツク基板では、ピン数が44ピ
ンというものは一般的ではなく、本例の場合、通
常は48ピンのセラミツク基板に搭載される）。本
発明では、電源用電極１０ｂ，１０ｄと金属細線
で接続されたボンデイング・パツド４ｂ，４ｄが
第２図ｂからわかるように、それぞれ外部リード
ピン９ｂ，９ｄにつながつており、電極１０ａ，
１０ｃと接続されたボンデイング・パツド４ａ，
４ｃは、外部リードピンに接続されていない。こ
の２つの電極に電源を供給するために、ボンデイ
ング・パツド４ａ〜ｄと、本発明である環状の金
属配線１１との間を金属細線で接続しておく。こ
れにより、外部リードピン９ｂ，９ｄから供給さ
れた電源は、ボンデイング・パツド４ｂ，４ｃを
経由して環状の金属配線１１を通つてボンデイン
グ・パツド４ａ，４ｃに至り、半導体素子の内部
回路に電極１０ａ，１０ｃから供給されることに
なる。この構造を有することにより、本実施例の
場合、外部リード・ピンの数が42ピンのセラミツ
ク基板を使用できる。この環状の金属配線１１
は、通常のセラミツク基板のメタライズ・プロセ
スと同じ方法で形成できる。即ち、未焼成のセラ
ミツク・シートにタングステン（Ｗ）の粒子を分
散させたインクでスクリーン印刷し、セラミツ
ク・シートを焼成した後、ニツケル（Ni）や金
（Au）めつきをする。このめつきの導通をとるに
は、例えば第３図のように環状金属配線１１にス
ルーホール１２を設け、ここから１層下のボンデ
イング・パツドの配列してある面と同一の面に形
成した内部配線１３を通してセラミツク基板の側
面に出せばよい。ボンデイング・パツド４ａ，４
ｃのめつきも、外部リードピンにつながずに、直
接セラミツク基板の側面に内部配線を通じて出せ
ばよい。第２図の実施例では電極１０ａ，１０ｃ
への電源供給は、電極とボンデイング・パツド間
及びボンデイング・パツドと環状金属層との間に
それぞれ金属細線を接続して行なわれるが、セラ
ミツク基板の設計の余裕度の関係から、ボンデイ
ング・パツド４ａ，４ｂを設けることができない
場合は、第４図のように、電極１０ａから直接に
環状金属配線１１に金属細線５で接続してもよ
い。この場合は、ボンデイング・パツド４ａを介
して２段の接続を行なうよりも導通抵抗は小さく
できる。また、更に導通抵抗を小さくしたい場合
は、金属細線を２本以上接続してもよい。
以上のようにして、全金属細線の接続が終了し
たら、シール・リング６にキヤツプ（図示せず）
をかぶせ、通常のシーム・ウエルド法により封止
すれば半導体装置が完成する。
たら、シール・リング６にキヤツプ（図示せず）
をかぶせ、通常のシーム・ウエルド法により封止
すれば半導体装置が完成する。
第一の実施例では、ボンデイング・パツドの面
と環状金属配線の面とは段差があるので、金属細
線を接続する装置の性能によつては、この接続が
できない場合がある。第二の実施例は、第一の実
施例の上記の欠点を補うべく行なわれたもので、
その実施例を第５図に示す。第５図ａはその平面
図、第５図ｂは第５図ａにおけるＢ−B′の断面
図である。
と環状金属配線の面とは段差があるので、金属細
線を接続する装置の性能によつては、この接続が
できない場合がある。第二の実施例は、第一の実
施例の上記の欠点を補うべく行なわれたもので、
その実施例を第５図に示す。第５図ａはその平面
図、第５図ｂは第５図ａにおけるＢ−B′の断面
図である。
半導体装置は、その回路機能によつては、２系
統の電源を必要とする場合がある。第５図はこの
場合の実施例を示したもので、互いに絶縁された
２重の環状金属配線１１ａ，１１ｂを設け、それ
ぞれ電源、電源に対応させて使用するもので
ある。電源の電極は１０ｇ，ｈ，ｊであり、電
源の電極は１０ｅ，ｆ，ｉである。各電源電極
は、それぞれボンデイング・パツド４ｇ，ｈ，ｊ
と４ｅ，ｆ，ｉに金属細線で接続されており、更
に、スルーホール１２ｇ，ｈ，ｊと１２ｅ，ｆ，
ｉを介して環状金属配線１１ａと１１ｂに接続さ
れている。このうち、ボンデイング・パツド４ｈ
と４ｅは内部配線８ｈ及び８ｅを通じて、それぞ
れ外部リードピン９ｈ，９ｅにつながつているの
で、ここにそれぞれ電源及びを供給すれば、
半導体素子の電極１０ｇ，ｈ，ｊに電源が、電
極１０ｅ，ｆ，ｉには電源が与えられる。
統の電源を必要とする場合がある。第５図はこの
場合の実施例を示したもので、互いに絶縁された
２重の環状金属配線１１ａ，１１ｂを設け、それ
ぞれ電源、電源に対応させて使用するもので
ある。電源の電極は１０ｇ，ｈ，ｊであり、電
源の電極は１０ｅ，ｆ，ｉである。各電源電極
は、それぞれボンデイング・パツド４ｇ，ｈ，ｊ
と４ｅ，ｆ，ｉに金属細線で接続されており、更
に、スルーホール１２ｇ，ｈ，ｊと１２ｅ，ｆ，
ｉを介して環状金属配線１１ａと１１ｂに接続さ
れている。このうち、ボンデイング・パツド４ｈ
と４ｅは内部配線８ｈ及び８ｅを通じて、それぞ
れ外部リードピン９ｈ，９ｅにつながつているの
で、ここにそれぞれ電源及びを供給すれば、
半導体素子の電極１０ｇ，ｈ，ｊに電源が、電
極１０ｅ，ｆ，ｉには電源が与えられる。
環状金属配線のめつきは、それぞれ外部リード
ピンに接続されているので、外部リードピンのめ
つきと同時に行なえる。
ピンに接続されているので、外部リードピンのめ
つきと同時に行なえる。
この実施例では、２重の環状金属層を平面的に
置いたが、第６図のように、２層に分けて立体的
に置けば、面積を縮小できる利点がある。第６図
ａは、上の環状金属層１１ｃから側面メタライズ
１５を介してボンデイング・パツド４とつないだ
例、第６図ｂはスルーホール１２を介してボンデ
イングパツド４とつないだ例で、これらと同じこ
とは、下層の金属配線層１１ｄについても同様の
ことができることは言うまでもない。
置いたが、第６図のように、２層に分けて立体的
に置けば、面積を縮小できる利点がある。第６図
ａは、上の環状金属層１１ｃから側面メタライズ
１５を介してボンデイング・パツド４とつないだ
例、第６図ｂはスルーホール１２を介してボンデ
イングパツド４とつないだ例で、これらと同じこ
とは、下層の金属配線層１１ｄについても同様の
ことができることは言うまでもない。
以上のようにして、全ての金属細線の接続が終
了したら、シールメタライズ１４上に金（Au）
と錫（Sn）の合金板を挾んで金めつきしたコバ
ール（Kv）キヤツプ（図示せず）を載置して、
加熱して合金板を融かすことにより、シールが完
了する。
了したら、シールメタライズ１４上に金（Au）
と錫（Sn）の合金板を挾んで金めつきしたコバ
ール（Kv）キヤツプ（図示せず）を載置して、
加熱して合金板を融かすことにより、シールが完
了する。
以上の実施例は、いずれもDIP（Dual Inline
Package）形の半導体装置で説明したが、PIP
（Plug In Package）形やチツプキヤリア形、あ
るいはQIP（Quadle Inline Package）形、SIP
（Single Inline Package）形などでも適用可能で
あり、その形態を問わない。また、組立法も、ワ
イヤボンデイング法で説明したが、TAB法やこ
れらの組み合わせた方法でもよく、封止法も、上
記の実施例に限らない。
Package）形の半導体装置で説明したが、PIP
（Plug In Package）形やチツプキヤリア形、あ
るいはQIP（Quadle Inline Package）形、SIP
（Single Inline Package）形などでも適用可能で
あり、その形態を問わない。また、組立法も、ワ
イヤボンデイング法で説明したが、TAB法やこ
れらの組み合わせた方法でもよく、封止法も、上
記の実施例に限らない。
更に、使用材料も以上の実施例に挙げたものに
は限らないことは勿論である。
は限らないことは勿論である。
以上、詳細に説明したように、本発明によれば
セラミツク基板の外部リードピン数を増やさずに
半導体素子の電源や接地の電極数を増やすことが
でき、品質の安定した半導体装置を作ることがで
きる。
セラミツク基板の外部リードピン数を増やさずに
半導体素子の電源や接地の電極数を増やすことが
でき、品質の安定した半導体装置を作ることがで
きる。
第１図は従来の半導体装置を説明する断面図、
第２図ａ，ｂは各々本発明の実施例を説明する平
面図と断面図、第３図は本発明の実施例を説明す
る平面図、第４図は本発明の他の実施例を説明す
る平面図、第５図ａ，ｂは各々本発明の一実施例
を説明する平面図と断面図、第６図ａ，ｂは各々
本発明のさらに他の実施例を説明する断面図であ
る。 なお図において、１……セラミツク基板、２…
…キヤビテイ、３……半導体素子、４……ボンデ
イングパツド、５……金属細線、６……シール・
リング、７……キヤツプ、８……内部配線、９…
…外部リードピン、１０……電極、１１……環状
金属配線、１２……スルーホール、１３……側面
メタライズ、１４……シールメタライズ、１５…
…内部配線、である。
第２図ａ，ｂは各々本発明の実施例を説明する平
面図と断面図、第３図は本発明の実施例を説明す
る平面図、第４図は本発明の他の実施例を説明す
る平面図、第５図ａ，ｂは各々本発明の一実施例
を説明する平面図と断面図、第６図ａ，ｂは各々
本発明のさらに他の実施例を説明する断面図であ
る。 なお図において、１……セラミツク基板、２…
…キヤビテイ、３……半導体素子、４……ボンデ
イングパツド、５……金属細線、６……シール・
リング、７……キヤツプ、８……内部配線、９…
…外部リードピン、１０……電極、１１……環状
金属配線、１２……スルーホール、１３……側面
メタライズ、１４……シールメタライズ、１５…
…内部配線、である。
Claims (1)
- 【特許請求の範囲】 １ 半導体素子と、その半導体素子を搭載するセ
ラミツク基板と、その半導体素子を取り囲むよう
に前記セラミツク基板の表面に形成したボンデイ
ング・パツドと、該ボンデイング・パツドが形成
された面とは高さを異にする面に形成された蓋を
封止するシール部と、前記半導体素子の電極と前
記ボンデイング・パツドとを結ぶ金属細線とを備
えた半導体装置において、前記ボンデイング・パ
ツドが形成された面と前記シール部が形成された
面との中間の高さに少なくとも一つの面が形成さ
れ、該面に前記ボンデイング・パツドを取り囲む
ように環状の金属配線が設けられ前記ボンデイン
グ・パツドのうち少なくとも１つは前記環状の金
属配線と電気的に導通していることを特徴とする
半導体装置。 ２ ボンデイング・パツドのうちの少なくとも１
つは、そのボンデイング・パツドを取り囲む環状
金属配線とスルホールまたは側面メタライズによ
り電気的に導通していることを特徴とする特許請
求の範囲第１項に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57119306A JPS5910240A (ja) | 1982-07-09 | 1982-07-09 | 半導体装置 |
| US06/511,935 US4608592A (en) | 1982-07-09 | 1983-07-08 | Semiconductor device provided with a package for a semiconductor element having a plurality of electrodes to be applied with substantially same voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57119306A JPS5910240A (ja) | 1982-07-09 | 1982-07-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5910240A JPS5910240A (ja) | 1984-01-19 |
| JPS6322614B2 true JPS6322614B2 (ja) | 1988-05-12 |
Family
ID=14758154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57119306A Granted JPS5910240A (ja) | 1982-07-09 | 1982-07-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5910240A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972749A (ja) * | 1982-10-19 | 1984-04-24 | Nec Corp | 半導体装置 |
| JPS59171152A (ja) * | 1983-03-17 | 1984-09-27 | Nec Corp | 半導体装置 |
| US4705917A (en) * | 1985-08-27 | 1987-11-10 | Hughes Aircraft Company | Microelectronic package |
| JPS62112354A (ja) * | 1985-11-12 | 1987-05-23 | Nippon Telegr & Teleph Corp <Ntt> | 集積回路パツケ−ジ |
| JPH0810734B2 (ja) * | 1990-08-14 | 1996-01-31 | 松下電工株式会社 | 半導体チップキャリア |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211754A (en) * | 1981-06-24 | 1982-12-25 | Fujitsu Ltd | Package |
-
1982
- 1982-07-09 JP JP57119306A patent/JPS5910240A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5910240A (ja) | 1984-01-19 |
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