JPS6410948B2 - - Google Patents
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- JPS6410948B2 JPS6410948B2 JP54132809A JP13280979A JPS6410948B2 JP S6410948 B2 JPS6410948 B2 JP S6410948B2 JP 54132809 A JP54132809 A JP 54132809A JP 13280979 A JP13280979 A JP 13280979A JP S6410948 B2 JPS6410948 B2 JP S6410948B2
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- JP
- Japan
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- polycrystalline silicon
- region
- semiconductor substrate
- memory cell
- insulating film
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 47
- 239000000758 substrate Substances 0.000 claims description 26
- 239000004065 semiconductor Substances 0.000 claims description 20
- 239000003990 capacitor Substances 0.000 claims description 15
- 239000012535 impurity Substances 0.000 claims description 12
- 238000009792 diffusion process Methods 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 2
- 230000015654 memory Effects 0.000 description 28
- 229920005591 polysilicon Polymers 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 230000005260 alpha ray Effects 0.000 description 1
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- 238000004519 manufacturing process Methods 0.000 description 1
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- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- A—HUMAN NECESSITIES
- A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
- A47C—CHAIRS; SOFAS; BEDS
- A47C7/00—Parts, details, or accessories of chairs or stools
- A47C7/62—Accessories for chairs
- A47C7/68—Arm-rest tables ; or back-rest tables
- A47C7/70—Arm-rest tables ; or back-rest tables of foldable type
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、小面積で大きな静電容量となるメ
モリセルを有するMOS型半導体記憶装置に関す
る。
モリセルを有するMOS型半導体記憶装置に関す
る。
従来のMOS型半導体記憶装置を1Tr／1Cセル
タイプのメモリセル部を例にとつて第１図ａ〜第
１図ｃに示す。第１図ａはその平面図であり、第
１図ｂは第１図ａにおけるＡ−A′線に沿つて切
断して示す断面図である。そして、第１図ｃはメ
モリセル回路図であり、ここでは、１層ポリシリ
コン構造を用いて説明する。
タイプのメモリセル部を例にとつて第１図ａ〜第
１図ｃに示す。第１図ａはその平面図であり、第
１図ｂは第１図ａにおけるＡ−A′線に沿つて切
断して示す断面図である。そして、第１図ｃはメ
モリセル回路図であり、ここでは、１層ポリシリ
コン構造を用いて説明する。
第１図ａにおいて、S1のハツチされた領域はメ
モリセルの記憶容量部の２次元的面積であり、１
は基板（半導体基板）、２は非能動領域上の厚い
酸化膜、３，３′は記憶容量部および転送ゲート
部の薄い誘電体絶縁膜、４は電源電位VDDにつな
がる記憶容量部および第２電極となるポリシリコ
ン、４′はワード線Ｗ（第１図ｃ）につながる転送
ゲート部のポリシリコンである。
モリセルの記憶容量部の２次元的面積であり、１
は基板（半導体基板）、２は非能動領域上の厚い
酸化膜、３，３′は記憶容量部および転送ゲート
部の薄い誘電体絶縁膜、４は電源電位VDDにつな
がる記憶容量部および第２電極となるポリシリコ
ン、４′はワード線Ｗ（第１図ｃ）につながる転送
ゲート部のポリシリコンである。
また、５はビツト線Ｂ（第１図ｃ）に接続され
た不純物拡散層であり、５′は容量部の第１電極
に接続される不純物拡散層である。なお、これ以
降のプロセスによる最終構造については従来通り
であるので省略する。
た不純物拡散層であり、５′は容量部の第１電極
に接続される不純物拡散層である。なお、これ以
降のプロセスによる最終構造については従来通り
であるので省略する。
ところで、このような従来のMOS型半導体記
憶装置の1Tr／1Cセルタイプメモリセル部の構造
では、記憶容量部の２次元的面積S1により、Ｃ＝
S1ε／ｔ（εは誘電率、ｔは膜の厚さ）である。不 純物拡散層５′とポリシリコン４の間の記憶部静
電容量が決められてしまう。
憶装置の1Tr／1Cセルタイプメモリセル部の構造
では、記憶容量部の２次元的面積S1により、Ｃ＝
S1ε／ｔ（εは誘電率、ｔは膜の厚さ）である。不 純物拡散層５′とポリシリコン４の間の記憶部静
電容量が決められてしまう。
このため、高密度VLSI化を図るとき、必然的
に記憶容量部の２次元的面積S1の減少、すなわ
ち、記憶容量の減少となる。また、誘電体絶縁膜
３，３′の薄膜化で対処を意図しても、この誘電
体絶縁膜３，３′の絶縁耐圧低下による制限のた
め、歩留り低下の原因となる。
に記憶容量部の２次元的面積S1の減少、すなわ
ち、記憶容量の減少となる。また、誘電体絶縁膜
３，３′の薄膜化で対処を意図しても、この誘電
体絶縁膜３，３′の絶縁耐圧低下による制限のた
め、歩留り低下の原因となる。
このように、従来の構造では、高密度化とメモ
リセル容量の低減とが一体化するため、電気信号
レベルの低下、α線障害の影響を受け易くなると
云う欠点があつた。
リセル容量の低減とが一体化するため、電気信号
レベルの低下、α線障害の影響を受け易くなると
云う欠点があつた。
この発明は、上記従来の欠点を除去するために
なされたもので、２次元的小面積でも大きな静電
容量を得ることができる構造をメモリセルの記憶
容量部に適用できるMOS型半導体記憶装置を提
供することを目的とする。
なされたもので、２次元的小面積でも大きな静電
容量を得ることができる構造をメモリセルの記憶
容量部に適用できるMOS型半導体記憶装置を提
供することを目的とする。
以下、この発明のMOS型半導体記憶装置の実
施例について図面に基づき説明する。第２図ａ〜
第２図ｃはその一実施例を示すものであり、第２
図ａは平面図、第２図ｂは第２図ａにおけるＢ−
B′線に沿つて切断して示す断面図、第２図ｃは
メモリセル回路である。この第２図ａ〜第２図ｃ
において、第１図ａ〜第１図ｃ同一部分には同一
符号を付して述べることにする。
施例について図面に基づき説明する。第２図ａ〜
第２図ｃはその一実施例を示すものであり、第２
図ａは平面図、第２図ｂは第２図ａにおけるＢ−
B′線に沿つて切断して示す断面図、第２図ｃは
メモリセル回路である。この第２図ａ〜第２図ｃ
において、第１図ａ〜第１図ｃ同一部分には同一
符号を付して述べることにする。
基板１の非能動領域上に厚い酸化膜２が形成さ
れており、また、基板１の能動領域上において、
メモリセル記憶容量部の薄い誘電体絶縁膜３が形
成されており、この誘電体絶縁膜３は第１の多結
晶シリコン体６の全表面も連続的に覆つている。
第１の多結晶シリコン体６は基板１の能動領域上
において、この基板１と一部で接触して基板１の
上方で２次元面積S3で平板状にひさし状に拡がつ
ており、平板状領域とこの平板状領域のほぼ中央
から延在して前記基板１の接続される柱状領域を
有する。また、この第１の多結晶シリコン体６は
不純物を含有している。
れており、また、基板１の能動領域上において、
メモリセル記憶容量部の薄い誘電体絶縁膜３が形
成されており、この誘電体絶縁膜３は第１の多結
晶シリコン体６の全表面も連続的に覆つている。
第１の多結晶シリコン体６は基板１の能動領域上
において、この基板１と一部で接触して基板１の
上方で２次元面積S3で平板状にひさし状に拡がつ
ており、平板状領域とこの平板状領域のほぼ中央
から延在して前記基板１の接続される柱状領域を
有する。また、この第１の多結晶シリコン体６は
不純物を含有している。
この第１の多結晶シリコン体６から、その接続
部にて基板１に浅い不純物拡散層８が形成されて
いる。そして、第１の多結晶シリコン体６の全表
面を、ひさし部の下方においては間隙を残すよう
に上述の誘電体絶縁膜３で覆つた後、この誘電体
絶縁膜３の全表面に形成された一体的な第２の多
結晶シリコン体７で、丁度第１の多結晶シリコン
体６を連続して上下から覆うように、該多結晶シ
リコン体６と基板１表面を覆う。この第２の多結
晶シリコン体７は、第１の多結晶シリコン体６の
平板状領域下面においては、該下面と基板１間の
間隙を埋めている。また、この第２の多結晶シリ
コン体７は不純物を含有したものであり、第１図
ａ〜第１ｃにおけるポリシリコン４に相当するも
のである。
部にて基板１に浅い不純物拡散層８が形成されて
いる。そして、第１の多結晶シリコン体６の全表
面を、ひさし部の下方においては間隙を残すよう
に上述の誘電体絶縁膜３で覆つた後、この誘電体
絶縁膜３の全表面に形成された一体的な第２の多
結晶シリコン体７で、丁度第１の多結晶シリコン
体６を連続して上下から覆うように、該多結晶シ
リコン体６と基板１表面を覆う。この第２の多結
晶シリコン体７は、第１の多結晶シリコン体６の
平板状領域下面においては、該下面と基板１間の
間隙を埋めている。また、この第２の多結晶シリ
コン体７は不純物を含有したものであり、第１図
ａ〜第１ｃにおけるポリシリコン４に相当するも
のである。
また、上記誘電体絶縁膜３の形成と同時に、転
送ゲートでの薄い誘電体絶縁膜３′が形成されて
おり、この誘電体絶縁膜３′上には、上記第２の
多結晶シリコン体７と同時に第２の多結晶シリコ
ン体７′が形成されている。この第２の多結晶シ
リコン体７′は転送トランジスタのゲート電極と
なるものであり、第１図ａ〜第１図ｃにおけるポ
リシリコン４′に相当するものである。
送ゲートでの薄い誘電体絶縁膜３′が形成されて
おり、この誘電体絶縁膜３′上には、上記第２の
多結晶シリコン体７と同時に第２の多結晶シリコ
ン体７′が形成されている。この第２の多結晶シ
リコン体７′は転送トランジスタのゲート電極と
なるものであり、第１図ａ〜第１図ｃにおけるポ
リシリコン４′に相当するものである。
上記メモリセル記憶容量部２次元面積S2は第１
図ａにおけるメモリセル記憶容量部２次元面積S1
に相当するものである。なお、第２図ａのS3は第
１の多結晶シリコン体６の上方の拡がり面積であ
り、Ｒは基板１と第１の多結晶シリコン体６との
接触領域を示す。
図ａにおけるメモリセル記憶容量部２次元面積S1
に相当するものである。なお、第２図ａのS3は第
１の多結晶シリコン体６の上方の拡がり面積であ
り、Ｒは基板１と第１の多結晶シリコン体６との
接触領域を示す。
このように、第２図ａ〜第２図ｃから明らかな
ように、この実施例では、従来のメモリセル記憶
容量部２次元面積S1に相当する面積が（S2＋2S3）
となり、S3S2S1であるから、同一２次元面積
で約３倍に近い記憶容量を得ることができる利点
がある。
ように、この実施例では、従来のメモリセル記憶
容量部２次元面積S1に相当する面積が（S2＋2S3）
となり、S3S2S1であるから、同一２次元面積
で約３倍に近い記憶容量を得ることができる利点
がある。
第３図ａ〜第３図ｃはこの発明の第２の実施例
を示すものであり、第３図ａは平面図、第３図ｂ
は第３図ａのＣ−C′線に沿つて切断して示す断面
図、第３図ｃはメモリセル回路図である。この第
３図ａ〜第３図ｃに示す第２の実施例は従来の２
層ポリシリコン構造セルにこの発明のセル構造を
適用したものである。
を示すものであり、第３図ａは平面図、第３図ｂ
は第３図ａのＣ−C′線に沿つて切断して示す断面
図、第３図ｃはメモリセル回路図である。この第
３図ａ〜第３図ｃに示す第２の実施例は従来の２
層ポリシリコン構造セルにこの発明のセル構造を
適用したものである。
この第３図ａ〜第３図ｃにおいて、第２図ａ〜
第２図ｃと同一部分には同一符号を付してその説
明を省略し、第２図ａ〜第２図ｃとは異なる部分
を重点的に述べることにする。第２の多結晶シリ
コン体７はメモリセルの記憶容量部のみに形成さ
れる不純物を含有したものであり、９は転送トラ
ンジスタゲートとしての不純物を含有した第３の
多結晶シリコン体であり、第２図ａ、第２図ｂの
第２の多結晶シリコン体７′に相当するものであ
る。その他の部分は第２図ａ〜第２図ｃと同じで
ある。
第２図ｃと同一部分には同一符号を付してその説
明を省略し、第２図ａ〜第２図ｃとは異なる部分
を重点的に述べることにする。第２の多結晶シリ
コン体７はメモリセルの記憶容量部のみに形成さ
れる不純物を含有したものであり、９は転送トラ
ンジスタゲートとしての不純物を含有した第３の
多結晶シリコン体であり、第２図ａ、第２図ｂの
第２の多結晶シリコン体７′に相当するものであ
る。その他の部分は第２図ａ〜第２図ｃと同じで
ある。
なお、この場合、周辺トランジスタのゲート電
極は第２または第３のいずれの多結晶シリコン体
でも可成可能である。そして、１０は容量の第１
の電極に相当し、不純物拡散層５′と同等である。
極は第２または第３のいずれの多結晶シリコン体
でも可成可能である。そして、１０は容量の第１
の電極に相当し、不純物拡散層５′と同等である。
また、誘電体絶縁膜３′は第２の多結晶シリコ
ン体７と第３の多結晶シリコン体９の間の絶縁膜
から転送用トランジスタを形成する第３の多結晶
シリコン体９と基板１の間のゲート絶縁膜として
同時に形成される。
ン体７と第３の多結晶シリコン体９の間の絶縁膜
から転送用トランジスタを形成する第３の多結晶
シリコン体９と基板１の間のゲート絶縁膜として
同時に形成される。
このように、従来の２層ポリシリコン構造のメ
モリセルにこの発明を適用すれば、さらにメモリ
セル記憶容量部２次元面積を縮小化できる効果が
ある。
モリセルにこの発明を適用すれば、さらにメモリ
セル記憶容量部２次元面積を縮小化できる効果が
ある。
以上のように、この発明のMOS型半導体記憶
装置によれば、平板状領域と柱状領域からなる所
謂きのこ状の第１の多結晶シリコン領域を半導体
基板上に設け、この第１の多結晶シリコン領域の
全表面と基板表面を連続的に誘電体絶縁膜で覆つ
た後、第１の多結晶シリコン領域の平板状領域と
基板間の間隙は第２の多結晶シリコン領域で埋め
るようにして当該第２の多結晶シリコン領域で前
記第１の多結晶シリコン領域を連続して上下から
覆う構造で容量を構成するようにしたから、基板
の表面部、第１の多結晶シリコン領域の柱状領域
側面部、第１の多結晶シリコン領域の平板状領域
下面部、および第１の多結晶シリコン領域の平板
状領域側面部ならびに上面部で容量を形成でき、
従来と同一の面積で約３倍の大きな記憶容量部を
有するメモリセルを構成できる利点があり、今後
のVLSIレベルの64Kビツト、256Kビツトメモリ
以上で有効に利用できる。しかも、この発明によ
れば、上記のような大容量を、同一構成の積み重
ね、並列接続を不要にして容易に得ることができ
る。また、この発明によれば、第１の多結晶シリ
コン領域と基板の表面に熱酸化などにより容易に
形成される連続した同一材料からなる絶縁膜をコ
ンデンサの誘電体として積極的に利用することに
より、３次元構造的な大容量であるにも係わらず
該容量の誘電体の形成が容易になるのであり、誘
電体の繰り返し製造も不要となる。
装置によれば、平板状領域と柱状領域からなる所
謂きのこ状の第１の多結晶シリコン領域を半導体
基板上に設け、この第１の多結晶シリコン領域の
全表面と基板表面を連続的に誘電体絶縁膜で覆つ
た後、第１の多結晶シリコン領域の平板状領域と
基板間の間隙は第２の多結晶シリコン領域で埋め
るようにして当該第２の多結晶シリコン領域で前
記第１の多結晶シリコン領域を連続して上下から
覆う構造で容量を構成するようにしたから、基板
の表面部、第１の多結晶シリコン領域の柱状領域
側面部、第１の多結晶シリコン領域の平板状領域
下面部、および第１の多結晶シリコン領域の平板
状領域側面部ならびに上面部で容量を形成でき、
従来と同一の面積で約３倍の大きな記憶容量部を
有するメモリセルを構成できる利点があり、今後
のVLSIレベルの64Kビツト、256Kビツトメモリ
以上で有効に利用できる。しかも、この発明によ
れば、上記のような大容量を、同一構成の積み重
ね、並列接続を不要にして容易に得ることができ
る。また、この発明によれば、第１の多結晶シリ
コン領域と基板の表面に熱酸化などにより容易に
形成される連続した同一材料からなる絶縁膜をコ
ンデンサの誘電体として積極的に利用することに
より、３次元構造的な大容量であるにも係わらず
該容量の誘電体の形成が容易になるのであり、誘
電体の繰り返し製造も不要となる。
第１図ａは従来のMOS型半導体記憶装置
1Tr／1Cセルタイプのメモリセル部の平面図、第
１図ｂは第１図ａのＡ−A′線に沿つて切断して
示す断面図、第１図ｃは第１図ａのメモリセル部
のメモリセル回路図、第２図ａはこの発明の半導
体記憶装置の一実施例1Tr／1Cセルタイプのメモ
リセル部の平面図、第２図ｂは第２図ａのＢ−
B′線に沿つて切断して示す断面図、第２図ｃは
第２図ａのメモリセル部のメモリセル回路図、第
３図ａはこの発明のMOS型半導体記憶装置の第
２の実施例の1Tr／1Cセルタイプのメモリセル部
の平面図、第３図ｂは第３図ａのＣ−C′線に沿つ
て切断して示す断面図、第３図ｃは第３図ａのメ
モリセル部のメモリセル回路図である。 １…基板、２…酸化膜、３，３′…誘電体絶縁
膜、５，５′…不純物拡散層、６…第１の多結晶
シリコン体、７，７′…第２の多結晶シリコン体、
８…拡散層、９…第３の多結晶シリコン体、S2…
メモリセル記憶容量部２次面積、S3…拡がり面
積、Ｒ…接触領域。
1Tr／1Cセルタイプのメモリセル部の平面図、第
１図ｂは第１図ａのＡ−A′線に沿つて切断して
示す断面図、第１図ｃは第１図ａのメモリセル部
のメモリセル回路図、第２図ａはこの発明の半導
体記憶装置の一実施例1Tr／1Cセルタイプのメモ
リセル部の平面図、第２図ｂは第２図ａのＢ−
B′線に沿つて切断して示す断面図、第２図ｃは
第２図ａのメモリセル部のメモリセル回路図、第
３図ａはこの発明のMOS型半導体記憶装置の第
２の実施例の1Tr／1Cセルタイプのメモリセル部
の平面図、第３図ｂは第３図ａのＣ−C′線に沿つ
て切断して示す断面図、第３図ｃは第３図ａのメ
モリセル部のメモリセル回路図である。 １…基板、２…酸化膜、３，３′…誘電体絶縁
膜、５，５′…不純物拡散層、６…第１の多結晶
シリコン体、７，７′…第２の多結晶シリコン体、
８…拡散層、９…第３の多結晶シリコン体、S2…
メモリセル記憶容量部２次面積、S3…拡がり面
積、Ｒ…接触領域。
Claims (1)
- 【特許請求の範囲】 １ ワード線に結合されたゲート電極とビツト線
に結合されたドレイン電極とソース電極を有する
MOS型トランジスタと、このMOS型トランジス
タのソース電極に結合された第１電極と電源電位
に結合された第２電極を有する容量とからなりか
つ単一の半導体基板上に形成されたMOS型半導
体記憶装置において、前記容量は、 前記半導体基板の上方に配置される平板状領域
とこの平板状領域のほぼ中央から延在して前記半
導体基板の拡散層に接触する柱状領域とからなる
前記第１電極として作用する不純物を含有した第
１の多結晶シリコン領域と、 前記平板状領域および前記柱状領域の全表面お
よび前記半導体基板の選択された表面を連続的に
覆う薄い同一材料からなる誘電体絶縁膜と、 前記平板状領域の下面においては該下面と前記
半導体基板間の間隙を埋めて前記誘電体絶縁膜の
ほぼ全表面を覆う前記第２電極としての不純物を
含有した第２の多結晶シリコン領域とを具備する
ことを特徴とするMOS型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13280979A JPS5658255A (en) | 1979-10-17 | 1979-10-17 | Mos type semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13280979A JPS5658255A (en) | 1979-10-17 | 1979-10-17 | Mos type semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5658255A JPS5658255A (en) | 1981-05-21 |
| JPS6410948B2 true JPS6410948B2 (ja) | 1989-02-22 |
Family
ID=15090079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13280979A Granted JPS5658255A (en) | 1979-10-17 | 1979-10-17 | Mos type semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5658255A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61208255A (ja) * | 1985-03-13 | 1986-09-16 | Toshiba Corp | 半導体記憶装置 |
| JPS63208263A (ja) * | 1987-02-25 | 1988-08-29 | Toshiba Corp | 半導体装置 |
| EP0750347B1 (en) * | 1987-06-17 | 2002-05-08 | Fujitsu Limited | Dynamic random access memory device and method of producing the same |
| US5650647A (en) * | 1987-06-17 | 1997-07-22 | Fujitsu Limited | Dynamic random access memory device and method of producing same |
| US5071783A (en) * | 1987-06-17 | 1991-12-10 | Fujitsu Limited | Method of producing a dynamic random access memory device |
| KR910009805B1 (ko) * | 1987-11-25 | 1991-11-30 | 후지쓰 가부시끼가이샤 | 다이나믹 랜덤 액세스 메모리 장치와 그의 제조방법 |
| JPH0697682B2 (ja) * | 1990-03-20 | 1994-11-30 | 株式会社東芝 | 半導体装置の製造方法 |
| WO1997019468A1 (en) | 1995-11-20 | 1997-05-29 | Hitachi, Ltd. | Semiconductor storage device and process for manufacturing the same |
| JP3146962B2 (ja) * | 1995-12-14 | 2001-03-19 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52104088A (en) * | 1976-02-27 | 1977-09-01 | Hitachi Ltd | Mis capacitor |
-
1979
- 1979-10-17 JP JP13280979A patent/JPS5658255A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5658255A (en) | 1981-05-21 |
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