JPS641875B2 - - Google Patents
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- Publication number
- JPS641875B2 JPS641875B2 JP58083560A JP8356083A JPS641875B2 JP S641875 B2 JPS641875 B2 JP S641875B2 JP 58083560 A JP58083560 A JP 58083560A JP 8356083 A JP8356083 A JP 8356083A JP S641875 B2 JPS641875 B2 JP S641875B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- memory
- circuit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Description
【発明の詳細な説明】
本発明は、複数のメモリボードから出力データ
をバスラインに出力する場合に使用されるメモリ
出力制御方式に関するものである。
をバスラインに出力する場合に使用されるメモリ
出力制御方式に関するものである。
従来より、複数のメモリボードから各出力デー
タをバスラインに出力するような構成は多用され
ているが、通常、メモリ装置とデータを出力する
部分である出力回路とは別々のボードで構成され
ており、出力回路は各メモリボードに対して共通
に使用される形式となつている。
タをバスラインに出力するような構成は多用され
ているが、通常、メモリ装置とデータを出力する
部分である出力回路とは別々のボードで構成され
ており、出力回路は各メモリボードに対して共通
に使用される形式となつている。
すなわち、第１図に示すように、各メモリ回路
１０a，１０b，……の出力は、オア結合された後
出力回路２０を介してデータバス上に出力され
る。
１０a，１０b，……の出力は、オア結合された後
出力回路２０を介してデータバス上に出力され
る。
各メモリ装置は外部より与えられるメモリアド
レスによりいずれか一つが選択される（同時に複
数個が動作することはない。）。今メモリ回路１０
ａについてその動作を説明すれば、タイミング回
路TMaの制御に基づき、メモリ（通常ダイナミ
ツクRAM）DRAMaからのデータはそのデータ
が出るタイミングにおいて与えられるクロツク
CLKによつてレジスタREGaに入力される。
レスによりいずれか一つが選択される（同時に複
数個が動作することはない。）。今メモリ回路１０
ａについてその動作を説明すれば、タイミング回
路TMaの制御に基づき、メモリ（通常ダイナミ
ツクRAM）DRAMaからのデータはそのデータ
が出るタイミングにおいて与えられるクロツク
CLKによつてレジスタREGaに入力される。
レジスタREGaに新しいデータが入つたサイク
ルで出力がイネーブルとなり（信号がLOWと
なり）、出力回路２０のレジスタREGcに出力バ
ツフアBaを介してレジスタREGaのデータを移す
ことができるようになつている。
ルで出力がイネーブルとなり（信号がLOWと
なり）、出力回路２０のレジスタREGcに出力バ
ツフアBaを介してレジスタREGaのデータを移す
ことができるようになつている。
このレジスタREGcのデータは外部より与えら
れる出力コントロール信号CNT1の制御下で出力
バツフアBcを介してデータバスDBに出力され
る。
れる出力コントロール信号CNT1の制御下で出力
バツフアBcを介してデータバスDBに出力され
る。
しかしながら、このような従来のメモリ制御方
式において、出力回路は、その電気回路部品の数
が少ないにもかかわらず、例えば複数のバスライ
ンに出力する様な場合には信号線の数が多くなり
他の機能を有する回路との共存も難しく、メモリ
装置と同じように１枚のボードとして構成される
ため、実装密度の低下をきたし不経済であるとい
つた欠点があつた。
式において、出力回路は、その電気回路部品の数
が少ないにもかかわらず、例えば複数のバスライ
ンに出力する様な場合には信号線の数が多くなり
他の機能を有する回路との共存も難しく、メモリ
装置と同じように１枚のボードとして構成される
ため、実装密度の低下をきたし不経済であるとい
つた欠点があつた。
本発明の目的は、このような欠点を解消するも
ので、出力回路をメモリ装置のボード内に組込む
ことにより、ボードの枚数を減らし、同時にボー
ド間の信号の転送を少なくすることのできるメモ
リ出力制御方式を提供することにある。
ので、出力回路をメモリ装置のボード内に組込む
ことにより、ボードの枚数を減らし、同時にボー
ド間の信号の転送を少なくすることのできるメモ
リ出力制御方式を提供することにある。
以下図面を用いて本発明を詳しく説明する。第
２図は本発明の一実施例を示す要部構成図で、こ
こではマシンサイクルに同期して動作する高速演
算装置におけるメモリ回路を例にとつて示してあ
る。
２図は本発明の一実施例を示す要部構成図で、こ
こではマシンサイクルに同期して動作する高速演
算装置におけるメモリ回路を例にとつて示してあ
る。
同図において、メモリ回路３０a，３０b……は
互いに同じ回路構成となつているので、メモリ回
路３０aを代表してその構成を説明する。メモリ
回路はREAD（データ読み込み信号）の起動がか
かつてから３サイクル目に新たなデータを読み込
むことができ、また次のデータの読み込みのでき
るタイミングまでは現に格納されているデータを
任意に読み出すことができるように構成されたも
のである。
互いに同じ回路構成となつているので、メモリ回
路３０aを代表してその構成を説明する。メモリ
回路はREAD（データ読み込み信号）の起動がか
かつてから３サイクル目に新たなデータを読み込
むことができ、また次のデータの読み込みのでき
るタイミングまでは現に格納されているデータを
任意に読み出すことができるように構成されたも
のである。
メモリ回路３０aにおいて、３１aは出力コント
ロール回路、３２aは出力コントロール回路３１a
の出力と出力コントロール信号CNT1（出力イネ
ーブル）との負論理積をとるゲートである。出力
コントロール回路には図示しない中央処理装置か
ら出力イネーブル信号が与えられ、データバス
DBにデータを出力するかどうかが制御されるよ
うになつている。この出力イネーブル信号は各出
力コントロール回路に共通に与えられているが、
各メモリ装置はそれぞれアドレスが異なるので、
同時に起動してデータを出力するというような状
態は起らない。
ロール回路、３２aは出力コントロール回路３１a
の出力と出力コントロール信号CNT1（出力イネ
ーブル）との負論理積をとるゲートである。出力
コントロール回路には図示しない中央処理装置か
ら出力イネーブル信号が与えられ、データバス
DBにデータを出力するかどうかが制御されるよ
うになつている。この出力イネーブル信号は各出
力コントロール回路に共通に与えられているが、
各メモリ装置はそれぞれアドレスが異なるので、
同時に起動してデータを出力するというような状
態は起らない。
第３図は出力コントロール回路３１aの構成の
詳細を示す図である。メモリDRAMaからレジス
タREGaにデータを読み出す場合には中央処理装
置CPUからデータレデイ信号（
READY）が送出され、Ｄタイプのフリツプフロ
ツプ（以下Ｄ−FFという）３１１に入力される。
Ｄ−FF３１１には第４図イに示すようなクロツ
ク１が与えられており、出力Ｑ(B)は第４図ロのよ
うに変化する。ゲート３１２はこの出力Ｑとクロ
ツク１から第４図ハのクロツク信号CLKを作つ
てレジスタREGaに与える。これによりレジスタ
はメモリDRAMaよりデータを読み込む。一方、
ゲート３１３ではクロツク１とＤ−FF３１１の
Ｑ出力より信号を作る。この
は全メモリ回路に共通に接続されており、この信
号が出ると全てのメモリ回路は出力コントロール
回路をデイスエーブルの状態に戻し、この
BUSREQ信号を出した回路のみはその後再度イ
ネーブルの状態にセツトされる。この状態にセツ
トするための回路部分がフリツプフロツプ３１４
およびその周辺部の回路である。Ｄ−FF３１４
は、レジスタのデータをデータバスDBに送出す
るために必要な制御信号（第４図のヌ）を得るた
めのものである。Ｄ−FF３１４のＤ入力には、
BUSREQ（第４図のニ）とＤ−FF３１４自身の
Ｑ出力との論理積の信号が入力される。また、ク
ロツクとしては第４図リに示すようなデユテイレ
シオ（周期はクロツク１に同じ）のクロツク２が
入力されており、Ｄ−FF３１４のＱ出力は、第
４図トのように変化する。一方、Ｄ−FF３１１
の出力とＤ−FF３１４のＱ出力との論理積か
ら得られる第４図ヘのようなクリア信号がクリア
端子に与えられている。
詳細を示す図である。メモリDRAMaからレジス
タREGaにデータを読み出す場合には中央処理装
置CPUからデータレデイ信号（
READY）が送出され、Ｄタイプのフリツプフロ
ツプ（以下Ｄ−FFという）３１１に入力される。
Ｄ−FF３１１には第４図イに示すようなクロツ
ク１が与えられており、出力Ｑ(B)は第４図ロのよ
うに変化する。ゲート３１２はこの出力Ｑとクロ
ツク１から第４図ハのクロツク信号CLKを作つ
てレジスタREGaに与える。これによりレジスタ
はメモリDRAMaよりデータを読み込む。一方、
ゲート３１３ではクロツク１とＤ−FF３１１の
Ｑ出力より信号を作る。この
は全メモリ回路に共通に接続されており、この信
号が出ると全てのメモリ回路は出力コントロール
回路をデイスエーブルの状態に戻し、この
BUSREQ信号を出した回路のみはその後再度イ
ネーブルの状態にセツトされる。この状態にセツ
トするための回路部分がフリツプフロツプ３１４
およびその周辺部の回路である。Ｄ−FF３１４
は、レジスタのデータをデータバスDBに送出す
るために必要な制御信号（第４図のヌ）を得るた
めのものである。Ｄ−FF３１４のＤ入力には、
BUSREQ（第４図のニ）とＤ−FF３１４自身の
Ｑ出力との論理積の信号が入力される。また、ク
ロツクとしては第４図リに示すようなデユテイレ
シオ（周期はクロツク１に同じ）のクロツク２が
入力されており、Ｄ−FF３１４のＱ出力は、第
４図トのように変化する。一方、Ｄ−FF３１１
の出力とＤ−FF３１４のＱ出力との論理積か
ら得られる第４図ヘのようなクリア信号がクリア
端子に与えられている。
このように接続されたフリツプフロツプ３１４
とその周辺部の回路は、次のように動作する。こ
の出力コントロール回路が信号をアク
テイブにしている間にクロツク２がアクテイブに
なると、このときのＤ−FF３１４のＤ入力がハ
イレベルであることによりそのＱ出力がハイレベ
ルになるが、このＱ出力がゲート３１５でＤ−
FF３１１のハイレベルの出力と論理積される
ことによりクリア信号がアクテイブになつてＤ−
FF３１４はすぐクリアされ、そのＱ出力がロー
レベルになる。すなわち、信号をアク
テイブにした出力コントロール回路においては、
Ｄ−FF３１４は一旦ハイレベルになるがすぐに
ローレベルになる。これに対して、他の出力コン
トロール回路からアクテイブのBUSREQ信号が
来ているときにクロツク２がアクテイブになる
と、やはりＤ入力がハイレベルであることにより
Ｄ−FF３１４のＱ出力がハイレベルになるが、
Ｄ−FF３１１の出力がローレベルであること
によりクリア信号はアクテイブにならず、Ｄ−
FF３１４のＱ出力はハイレベルのままになる。
これによつて、Ｄ−FF３１４のＱ出力が前のサ
イクルの動作の結果としてローレベルになつてい
たとしてもハイレベルに変えられる。
とその周辺部の回路は、次のように動作する。こ
の出力コントロール回路が信号をアク
テイブにしている間にクロツク２がアクテイブに
なると、このときのＤ−FF３１４のＤ入力がハ
イレベルであることによりそのＱ出力がハイレベ
ルになるが、このＱ出力がゲート３１５でＤ−
FF３１１のハイレベルの出力と論理積される
ことによりクリア信号がアクテイブになつてＤ−
FF３１４はすぐクリアされ、そのＱ出力がロー
レベルになる。すなわち、信号をアク
テイブにした出力コントロール回路においては、
Ｄ−FF３１４は一旦ハイレベルになるがすぐに
ローレベルになる。これに対して、他の出力コン
トロール回路からアクテイブのBUSREQ信号が
来ているときにクロツク２がアクテイブになる
と、やはりＤ入力がハイレベルであることにより
Ｄ−FF３１４のＱ出力がハイレベルになるが、
Ｄ−FF３１１の出力がローレベルであること
によりクリア信号はアクテイブにならず、Ｄ−
FF３１４のＱ出力はハイレベルのままになる。
これによつて、Ｄ−FF３１４のＱ出力が前のサ
イクルの動作の結果としてローレベルになつてい
たとしてもハイレベルに変えられる。
ゲート３２aは、Ｄ−FF３１４のＱ出力と、全
メモリ回路に共通に与えられている出力イネーブ
ル（第４図のホ）との負論理積をとりレジスタ
REGaからのデータ送出を可能とするイネーブル
信号（第４図のヌ）を得ることができるようにな
つている。
メモリ回路に共通に与えられている出力イネーブ
ル（第４図のホ）との負論理積をとりレジスタ
REGaからのデータ送出を可能とするイネーブル
信号（第４図のヌ）を得ることができるようにな
つている。
Ｄ−FF３１４のＱ出力は、信号が自
発か他発かによつて前記のように変化するので、
イネーブル信号は信号が自発のときの
み得ることができ、かつ、信号が他発
のときは誤つてイネーブル信号を得ることを確実
に防止できる。
発か他発かによつて前記のように変化するので、
イネーブル信号は信号が自発のときの
み得ることができ、かつ、信号が他発
のときは誤つてイネーブル信号を得ることを確実
に防止できる。
このようにして、指定されたメモリ回路からの
データのみがデータバス上に出力される。なお、
BUSREQがどのメモリ回路からも出ないサイク
ルでは、出力コントロール回路は前サイクルと同
じ状態を維持する。
データのみがデータバス上に出力される。なお、
BUSREQがどのメモリ回路からも出ないサイク
ルでは、出力コントロール回路は前サイクルと同
じ状態を維持する。
以上説明したように、本発明によれば、出力回
路専用のボードを必要とすることなく、また各ボ
ード間の信号の転送を少なくした上で、データバ
スへのデータ出力を可能とすることができる。
路専用のボードを必要とすることなく、また各ボ
ード間の信号の転送を少なくした上で、データバ
スへのデータ出力を可能とすることができる。
また、本発明によれば、ボードの枚数や種類の
削減に寄与でき、更に、どのボードから出力され
るかを決定する回路が各回路に備えられているた
めボードを挿入するスロツトを任意にできる利点
がある。
削減に寄与でき、更に、どのボードから出力され
るかを決定する回路が各回路に備えられているた
めボードを挿入するスロツトを任意にできる利点
がある。
第１図は従来のメモリ装置の構成を示す図、第
２図は本発明に係るメモリ装置の実施例構成図、
第３図は出力コントロール回路の実施例図、第４
図は各部の動作を説明するためのタイムチヤート
である。 DB……データバス、３０a，３０b、……メモ
リ回路、３１a……出力コントロール回路、３２a
……ゲート、DRAMa……メモリ、REGa……レ
ジスタ、３１１，３１４……Ｄ−FF、３１２，
３１３，３１５，３１７……ゲート、３１６……
バツフア。
２図は本発明に係るメモリ装置の実施例構成図、
第３図は出力コントロール回路の実施例図、第４
図は各部の動作を説明するためのタイムチヤート
である。 DB……データバス、３０a，３０b、……メモ
リ回路、３１a……出力コントロール回路、３２a
……ゲート、DRAMa……メモリ、REGa……レ
ジスタ、３１１，３１４……Ｄ−FF、３１２，
３１３，３１５，３１７……ゲート、３１６……
バツフア。
Claims (1)
- 【特許請求の範囲】 １ それぞれ出力バツフアを通じて共通のデータ
バスに接続されマシンサイクルに同期してマシン
サイクルの数サイクルにわたつて動作する複数の
メモリのための出力制御方式であつて、 外部から第１の共通信号線を通じて与えられる
出力イネーブル信号を複数の出力バツフアにそれ
ぞれ伝達する複数のゲートと、 これら複数のゲートに対応して設けられ第２の
共通信号線の信号に基づいてそれぞれのゲートの
開閉を制御する複数の制御手段とを有し、 各制御手段は、 対応するゲートを開くとき第２の共通信号線に
アクテイブレベルの信号を出力する手段と、 第２の共通信号線のアクテイブレベルの信号に
従つて前記ゲートを一旦閉じる手段と、 第２の共通信号線の信号をアクテイブレベルに
したのが自己であるときはさらに前記ゲートを開
く手段とを有することを特徴とするメモリの出力
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58083560A JPS59210583A (ja) | 1983-05-13 | 1983-05-13 | メモリの出力制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58083560A JPS59210583A (ja) | 1983-05-13 | 1983-05-13 | メモリの出力制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59210583A JPS59210583A (ja) | 1984-11-29 |
| JPS641875B2 true JPS641875B2 (ja) | 1989-01-12 |
Family
ID=13805894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58083560A Granted JPS59210583A (ja) | 1983-05-13 | 1983-05-13 | メモリの出力制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59210583A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS553037A (en) * | 1978-06-20 | 1980-01-10 | Nec Corp | Input/output processor |
| JPS56152025A (en) * | 1980-04-23 | 1981-11-25 | Mitsubishi Electric Corp | Data selecting circuit |
-
1983
- 1983-05-13 JP JP58083560A patent/JPS59210583A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59210583A (ja) | 1984-11-29 |
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