JPS642223B2 - - Google Patents
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- JPS642223B2 JPS642223B2 JP55080964A JP8096480A JPS642223B2 JP S642223 B2 JPS642223 B2 JP S642223B2 JP 55080964 A JP55080964 A JP 55080964A JP 8096480 A JP8096480 A JP 8096480A JP S642223 B2 JPS642223 B2 JP S642223B2
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- nand circuit
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
- G01R31/54—Testing for continuity
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/52—Testing for short-circuits, leakage current or ground faults
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
Description
【発明の詳細な説明】
本発明はデータ設定用デイジタルスイツチの接
触不良検知方式に係り、例えば寸法、重量、時間
等のデータ設定器としてデイジタルスイツチを使
用したマイクロコンピユータ制御装置においてパ
リテイチエツク等を使わず、かつ４ビツト或は８
ビツトマイクロコンピユータに入力しやすい４ビ
ツトの形を残したままで、10進数データ設定用デ
イジタルスイツチの接触不良を検知するものであ
る。
触不良検知方式に係り、例えば寸法、重量、時間
等のデータ設定器としてデイジタルスイツチを使
用したマイクロコンピユータ制御装置においてパ
リテイチエツク等を使わず、かつ４ビツト或は８
ビツトマイクロコンピユータに入力しやすい４ビ
ツトの形を残したままで、10進数データ設定用デ
イジタルスイツチの接触不良を検知するものであ
る。
一般にデイジタルスイツチは頻繁に回転させら
れる有接点素子で、その接点数及び切換回数の多
さからまた回転中ノツチとノツチ中間で止まる可
能性もあり、接触不良が考えられる。
れる有接点素子で、その接点数及び切換回数の多
さからまた回転中ノツチとノツチ中間で止まる可
能性もあり、接触不良が考えられる。
従つて、接触不良が起きた場合には直ちに検知
され、且つ交換または修正されることが望まれ
る。
され、且つ交換または修正されることが望まれ
る。
従来、この種の寸法、重量、時間等の10進数設
定用デイジタルスイツチとしてBCD（２進化10進
法）コード出力のもの、又はデシマル（10進法）
出力のものが多く使われている。
定用デイジタルスイツチとしてBCD（２進化10進
法）コード出力のもの、又はデシマル（10進法）
出力のものが多く使われている。
しかし、BCDコード出力のデイジタルスイツ
チを多数桁使用する場合、入力ポート点数を減ら
すために、通常第１図に示すような回路が用いら
れるが、電気的回り込みを防止するために各デイ
ジタルスイツチSW1，SW2，…SWoにそれぞれ４
個ずつのダイオードD1，D2，D3，D4が必要であ
り、又正常出力と接触不良との区別、例えば
“５”とセツトしたとき、１ビツト目が接触不良
のときは“４”と判断されるという欠点があつ
た。
チを多数桁使用する場合、入力ポート点数を減ら
すために、通常第１図に示すような回路が用いら
れるが、電気的回り込みを防止するために各デイ
ジタルスイツチSW1，SW2，…SWoにそれぞれ４
個ずつのダイオードD1，D2，D3，D4が必要であ
り、又正常出力と接触不良との区別、例えば
“５”とセツトしたとき、１ビツト目が接触不良
のときは“４”と判断されるという欠点があつ
た。
なお、図においてCS1，CS2…CSoは桁選択信
号、OUT1はBCDコード出力である。
号、OUT1はBCDコード出力である。
一方、正常出力と接触不良との区別をつけるた
め、バリテイ出力付のデイジタルスイツチも市販
されているが、汎用的でないことを５本の信号線
は４ビツトまたは８ビツトのマイクロコンピユー
タには不向きであつた。
め、バリテイ出力付のデイジタルスイツチも市販
されているが、汎用的でないことを５本の信号線
は４ビツトまたは８ビツトのマイクロコンピユー
タには不向きであつた。
次にデシマル出力のデイジタルスイツチを使用
すぜばBCDコード出力のデイジタルスイツチを
使用するときのように電気的回り込みは発生せ
ず、多数桁使用する場合でも、第２図に示すよう
な回路が使用できる。この方法によれば、デシマ
ル出力デイジタルスイツチSW11，SW21…SWo1
は正常時必ず１点のみの接触があるので、正常出
力と接触不良との区別はつけられるが、10本の信
号線は４ビツト又は８ビツトのマイクロコンピユ
ータは２ 2/4ポート又は１ 2/8ポートが必要で、
非常に扱いにくいという欠点があつた。なお図に
おいて1〜oは桁選択信号OUT2はデシマル
出力である。
すぜばBCDコード出力のデイジタルスイツチを
使用するときのように電気的回り込みは発生せ
ず、多数桁使用する場合でも、第２図に示すよう
な回路が使用できる。この方法によれば、デシマ
ル出力デイジタルスイツチSW11，SW21…SWo1
は正常時必ず１点のみの接触があるので、正常出
力と接触不良との区別はつけられるが、10本の信
号線は４ビツト又は８ビツトのマイクロコンピユ
ータは２ 2/4ポート又は１ 2/8ポートが必要で、
非常に扱いにくいという欠点があつた。なお図に
おいて1〜oは桁選択信号OUT2はデシマル
出力である。
本発明はこのような点を考慮して、10進数デー
タ設定用デイジタルスイツチの接触不良を検知す
る場合に、４ビツトまたは８ビツトのマイクロコ
ンピユータに入力しやすい有効なBCDコードに
て４ビツトの形を残したままでその４ビツトの中
に接触不良コードに重複させることにより検知で
きるようにしたものである。
タ設定用デイジタルスイツチの接触不良を検知す
る場合に、４ビツトまたは８ビツトのマイクロコ
ンピユータに入力しやすい有効なBCDコードに
て４ビツトの形を残したままでその４ビツトの中
に接触不良コードに重複させることにより検知で
きるようにしたものである。
即ち本発明は、デシマル出力デイジタルスイツ
チの出力のうち“１”〜“９”の信号をデシマル
BCDエンコーダに入力してえられたBCDコード
出力と前記デイジタルスイツチの出力“０”とを
比較して接触不良を検知し、この検知信号を前記
BCDコード出力と組合わせ、接触不良を所定の
BCDコードで出力するようにしたことを特徴と
するものである。
チの出力のうち“１”〜“９”の信号をデシマル
BCDエンコーダに入力してえられたBCDコード
出力と前記デイジタルスイツチの出力“０”とを
比較して接触不良を検知し、この検知信号を前記
BCDコード出力と組合わせ、接触不良を所定の
BCDコードで出力するようにしたことを特徴と
するものである。
以下本発明の１実施例を図面により詳細に説明
する。
する。
第３図は、本発明による接触不良検知方式の１
実施例を示す回路図で桁選択信号1〜oによ
るデシマル出力デイジタルスイツチSW11〜SWo1
の夫々の出力を並列に接続し、その出力のうち、
“１”〜“９”の信号をデシマルBCDエンコーダ
IC（以下単にエンコーダと省略）１の入力端子１
−１〜１−９に夫々入力し、その出力の“０”の
みは下記５入力ナンド回路２の１入力とする。
実施例を示す回路図で桁選択信号1〜oによ
るデシマル出力デイジタルスイツチSW11〜SWo1
の夫々の出力を並列に接続し、その出力のうち、
“１”〜“９”の信号をデシマルBCDエンコーダ
IC（以下単にエンコーダと省略）１の入力端子１
−１〜１−９に夫々入力し、その出力の“０”の
みは下記５入力ナンド回路２の１入力とする。
又エンコーダ１の４出力信号が夫々出力端子１
Ａ，１Ｂ，１Ｃ，１Ｄよりとりだされて４個の排
他的論理和回路（以下エキスクルーシブオアと称
す）４ａ〜４ｄの各１入力として与えられる。一
方前述のデイジタルスイツチSW11〜SWo1の出力
“０”の信号と出力端子１Ａ〜１Ｄよりのエンコ
ーダ４出力信号が５入力NAND回路（以下単に
ナンド回路と称す）２よりとりだされて、その出
力信号を反転させるインバータ回路３をへて、ア
ンド条件出力としてエキスクルーシ−ブオア４ａ
〜４ｄの各他入力として与えられる。
Ａ，１Ｂ，１Ｃ，１Ｄよりとりだされて４個の排
他的論理和回路（以下エキスクルーシブオアと称
す）４ａ〜４ｄの各１入力として与えられる。一
方前述のデイジタルスイツチSW11〜SWo1の出力
“０”の信号と出力端子１Ａ〜１Ｄよりのエンコ
ーダ４出力信号が５入力NAND回路（以下単に
ナンド回路と称す）２よりとりだされて、その出
力信号を反転させるインバータ回路３をへて、ア
ンド条件出力としてエキスクルーシ−ブオア４ａ
〜４ｄの各他入力として与えられる。
なお、R0〜R9は接点信号を電圧信号にするた
めの抵抗で出力デイジタルスイツチSW11〜SWo1
の出力並列接続部よりとりだされて電圧Vccが与
えられる。
めの抵抗で出力デイジタルスイツチSW11〜SWo1
の出力並列接続部よりとりだされて電圧Vccが与
えられる。
次にこのような構成について動作説明を行うと
桁選択信号1〜oのうちいずれか１つを“Ｌ”
レベルとし、選択されたデイジタルスイツチの出
力は“０”〜“９”のうちいずれか１つだけ
“Ｌ”となるものとすると、“１”〜“９”の信号
についてはエンコーダ１に入力され、２進コード
に変換されてから、ナンド回路２に与えられ、
“０”の信号については、直接ナンド回路２に与
えられる。
桁選択信号1〜oのうちいずれか１つを“Ｌ”
レベルとし、選択されたデイジタルスイツチの出
力は“０”〜“９”のうちいずれか１つだけ
“Ｌ”となるものとすると、“１”〜“９”の信号
についてはエンコーダ１に入力され、２進コード
に変換されてから、ナンド回路２に与えられ、
“０”の信号については、直接ナンド回路２に与
えられる。
しかも、ナンド回路２の入力の少くとも１つが
“Ｌ”となり、ナンド回路２よりインバータ回路
３をへた信号出力は“Ｌ”となる。又２進コード
に変変されたエンコーダ１の出力は前述のインバ
ータ回路３の出力“Ｌ”とともにエキスクルーシ
ブオア４ａ〜４ｄに与えられ、エキスクルーシブ
オアの性質より“Ｌ”、“Ｌ”→“Ｌ”、“Ｌ”、
“Ｈ”→“Ｈ”がえられるから結局エンコーダ１
よりのBCDコードがそのまま出力されて形とな
る。又デイジタルスイツチの“０”の場合も同様
で、この時は前述の“０”が“Ｌ”の場合と同様
で、“１”〜“９”の信号がないので、エンコー
ダ１の出力は０で、ナンド回路２の“０”入力線
には“Ｌ”が与えられるので、インバータ回路３
の出力は“Ｌ”となり、エンコーダ１の出力０が
エキスクルーシブオア４ａ〜４ｄをへてそのまま
出力される。
“Ｌ”となり、ナンド回路２よりインバータ回路
３をへた信号出力は“Ｌ”となる。又２進コード
に変変されたエンコーダ１の出力は前述のインバ
ータ回路３の出力“Ｌ”とともにエキスクルーシ
ブオア４ａ〜４ｄに与えられ、エキスクルーシブ
オアの性質より“Ｌ”、“Ｌ”→“Ｌ”、“Ｌ”、
“Ｈ”→“Ｈ”がえられるから結局エンコーダ１
よりのBCDコードがそのまま出力されて形とな
る。又デイジタルスイツチの“０”の場合も同様
で、この時は前述の“０”が“Ｌ”の場合と同様
で、“１”〜“９”の信号がないので、エンコー
ダ１の出力は０で、ナンド回路２の“０”入力線
には“Ｌ”が与えられるので、インバータ回路３
の出力は“Ｌ”となり、エンコーダ１の出力０が
エキスクルーシブオア４ａ〜４ｄをへてそのまま
出力される。
ここで選択されたデイジタルスイツチが接触不
良をおこした場合Vccより抵抗R0〜R9の選択さ
れた１つをへた電位はスイツチの接触不良で降下
せず、エンコーダ１の入力はすべて“Ｈ”となり
エンコーダ１の出力は０でナンド回路２への
“０”入力線も“Ｈ”となり、結局ナンド回路２
よりインバータ回路３をへた出力は“Ｈ”とな
る。従つてエキスクルーシブオア４ａ〜４ｄには
一方入力Ｈが与えられるので、エキスクルーシブ
オアの性質により“Ｈ”“Ｌ”→“Ｈ”、“Ｈ”、
“Ｈ”→“Ｌ”つまりエンコーダ１の出力０の反
転された形でエキスクルーシブオア４ａ〜４ｄよ
り２進コードで1111つまりＦとして出力される。
良をおこした場合Vccより抵抗R0〜R9の選択さ
れた１つをへた電位はスイツチの接触不良で降下
せず、エンコーダ１の入力はすべて“Ｈ”となり
エンコーダ１の出力は０でナンド回路２への
“０”入力線も“Ｈ”となり、結局ナンド回路２
よりインバータ回路３をへた出力は“Ｈ”とな
る。従つてエキスクルーシブオア４ａ〜４ｄには
一方入力Ｈが与えられるので、エキスクルーシブ
オアの性質により“Ｈ”“Ｌ”→“Ｈ”、“Ｈ”、
“Ｈ”→“Ｌ”つまりエンコーダ１の出力０の反
転された形でエキスクルーシブオア４ａ〜４ｄよ
り２進コードで1111つまりＦとして出力される。
即ち、デイジタルスイツチが正常な場合は０〜
９が出力され、接触不良が起きた場合はＦが出力
される。又第４図は第３図における後段回路の変
形例を示し、第３図におけるエキスクルーシブオ
ア４ａ〜４ｄに代つてインバータ回路５ａ〜５ｄ
とオープンコレクタタイプのナンド回路６ａ〜６
ｄの直列的接続を用いる上、接触不良コード設定
スイツチS1〜S4とオープンコレクタタイプのナン
ド回路７ａ〜７ｄの直列的接続を行つたものであ
り、更に詳しく述べると、ナンド回路６ａ〜６ｄ
の１入力には“Ｌ”回路５ａ〜５ｄの出力を他入
力にはナンド回路２の出力を与え、ナンド回路７
ａ〜７ｄの１入力にはスイツチS1〜S4とVcc並び
に抵抗Ｒ７ａ〜Ｒ７ｄの組合せによる接点信号に
対する電圧信号を与え、他入力にはナンド回路２
よりインバータ回路３をへた出力を与えている。
９が出力され、接触不良が起きた場合はＦが出力
される。又第４図は第３図における後段回路の変
形例を示し、第３図におけるエキスクルーシブオ
ア４ａ〜４ｄに代つてインバータ回路５ａ〜５ｄ
とオープンコレクタタイプのナンド回路６ａ〜６
ｄの直列的接続を用いる上、接触不良コード設定
スイツチS1〜S4とオープンコレクタタイプのナン
ド回路７ａ〜７ｄの直列的接続を行つたものであ
り、更に詳しく述べると、ナンド回路６ａ〜６ｄ
の１入力には“Ｌ”回路５ａ〜５ｄの出力を他入
力にはナンド回路２の出力を与え、ナンド回路７
ａ〜７ｄの１入力にはスイツチS1〜S4とVcc並び
に抵抗Ｒ７ａ〜Ｒ７ｄの組合せによる接点信号に
対する電圧信号を与え、他入力にはナンド回路２
よりインバータ回路３をへた出力を与えている。
尚桁選択信号1〜o、デシマル出力デイジ
タルスイツチSW1〜SWo、接点信号電圧のための
抵抗R0〜R9エンコーダ１、ナンド回路２、イン
バータ回路３については第３図と同様である。又
抵抗Ｒ６ａ〜Ｒ６ｄはナンド回路６ａ〜６ｄ，７
ａ〜７ｄの出力側と電源Vccとの間に接続される
プルアツプ抵抗である。
タルスイツチSW1〜SWo、接点信号電圧のための
抵抗R0〜R9エンコーダ１、ナンド回路２、イン
バータ回路３については第３図と同様である。又
抵抗Ｒ６ａ〜Ｒ６ｄはナンド回路６ａ〜６ｄ，７
ａ〜７ｄの出力側と電源Vccとの間に接続される
プルアツプ抵抗である。
次に動作説明を行うと、まず、デイジタルスイ
ツチSW1〜SWoが正常である場合は、第３図と同
様ナンド回路２の入力が少くとも１つ“Ｌ”であ
ればナンド回路２の出力は“Ｈ”となり、ナンド
回路６ａ〜６ｄの１入力はＨである。
ツチSW1〜SWoが正常である場合は、第３図と同
様ナンド回路２の入力が少くとも１つ“Ｌ”であ
ればナンド回路２の出力は“Ｈ”となり、ナンド
回路６ａ〜６ｄの１入力はＨである。
一方、エンコーダ１の出力は、インバータ回路
５ａ〜５ｄでその反転信号がナンド回路６ａ〜６
ｄをへて再び反転されて結集としてエンコーダ１
の出力がそのまま出力されることとなる。
５ａ〜５ｄでその反転信号がナンド回路６ａ〜６
ｄをへて再び反転されて結集としてエンコーダ１
の出力がそのまま出力されることとなる。
尚この状態ではナンド回路２ａをへてインバー
タ回路３の出力はＬとなり、ナンド回路７ａ〜７
ｄにＬ入力として入つてＨ出力としてとりだされ
ることとなるから出力としてはナンド回路６ａ〜
６ｄの出力即ちエンコーダ１の出力信号が出力さ
れるわけである。
タ回路３の出力はＬとなり、ナンド回路７ａ〜７
ｄにＬ入力として入つてＨ出力としてとりだされ
ることとなるから出力としてはナンド回路６ａ〜
６ｄの出力即ちエンコーダ１の出力信号が出力さ
れるわけである。
次に選択されたデイジタルスイツチが接触不良
を起した場合は第３図で説明したと同様ナンド回
路２の入力はすべてＨとなり、従つて出力はＬと
なり、ナンド回路６ａ〜６ｄに加わつて夫々の出
力はすべてＨとなる。一方ナンド回路２をへてイ
ンバータ回路３の出力はＨとなるので、ナンド回
路７ａに加わる他入力がスイツチS1をオフとすれ
ばＨとなり、ナンド回路７ａの出力はＬとなる。
又スイツチS1がオンであればナンド回路７ａの出
力はＨとなる。他のナンド回路７ｂ，７ｃ，７ｄ
についても同様で、スイツチS2，S3，S4がオープ
ンであれば夫々の出力はＬとなり、スイツチS2，
S3，S4のオンオフにより夫々の出力が決定され
る。つまりはスイツチS1〜S4を適宜組合せて設定
すれば、任意の設定信号、例えば10〜15の特殊の
コード、２進コードでＡ：1010、Ｂ：1011、Ｃ：
1100、Ｄ：1101、Ｅ：1110、Ｆ：1111を任意に設
定して接触不良コードとしてとりだすことができ
るのである。
を起した場合は第３図で説明したと同様ナンド回
路２の入力はすべてＨとなり、従つて出力はＬと
なり、ナンド回路６ａ〜６ｄに加わつて夫々の出
力はすべてＨとなる。一方ナンド回路２をへてイ
ンバータ回路３の出力はＨとなるので、ナンド回
路７ａに加わる他入力がスイツチS1をオフとすれ
ばＨとなり、ナンド回路７ａの出力はＬとなる。
又スイツチS1がオンであればナンド回路７ａの出
力はＨとなる。他のナンド回路７ｂ，７ｃ，７ｄ
についても同様で、スイツチS2，S3，S4がオープ
ンであれば夫々の出力はＬとなり、スイツチS2，
S3，S4のオンオフにより夫々の出力が決定され
る。つまりはスイツチS1〜S4を適宜組合せて設定
すれば、任意の設定信号、例えば10〜15の特殊の
コード、２進コードでＡ：1010、Ｂ：1011、Ｃ：
1100、Ｄ：1101、Ｅ：1110、Ｆ：1111を任意に設
定して接触不良コードとしてとりだすことができ
るのである。
又６ａ〜６ｄ，７ａ〜７ｄはオープンコレクタ
タイプのナンド回路として６ａと７ａ，６ｂと７
ｂ，６ｃと７ｃ，６ｄと７ｄとプルアツプ抵抗Ｒ
６ａ〜Ｒ６ｄ、電源電圧Vccとの組合せでオア出
力取りだしを行つているが、勿論これに限定する
必要はない。
タイプのナンド回路として６ａと７ａ，６ｂと７
ｂ，６ｃと７ｃ，６ｄと７ｄとプルアツプ抵抗Ｒ
６ａ〜Ｒ６ｄ、電源電圧Vccとの組合せでオア出
力取りだしを行つているが、勿論これに限定する
必要はない。
以上本発明では負論理について説明したが、正
論理についても全く同様の方式が考えられること
は当然である。
論理についても全く同様の方式が考えられること
は当然である。
以上の説明は、10進数データ設定用デイジタル
スイツチの接触不良検知について述べたが、例え
ばカードリーダ等10進数の入力装置のデータ不
良、例えばカードの或るカウムの“０”〜“９”
の何れにもデータが記入されていない場合の検知
にも応用することができる。
スイツチの接触不良検知について述べたが、例え
ばカードリーダ等10進数の入力装置のデータ不
良、例えばカードの或るカウムの“０”〜“９”
の何れにもデータが記入されていない場合の検知
にも応用することができる。
以上詳細に説明したように、本発明によれば、
デシマル出力デイジタルスイツチの出力をBCD
コードにエンコーダするときに、デイジタルスイ
ツチ接触不良の場合は、特殊のコード（Ａ〜Ｆ）
が出力されるような回路を設けるため、４ビツト
又は８ビツトのマイクロコンピユータの入力を不
必要に使わず、且つ接触不良が検知できる効果が
ある。
デシマル出力デイジタルスイツチの出力をBCD
コードにエンコーダするときに、デイジタルスイ
ツチ接触不良の場合は、特殊のコード（Ａ〜Ｆ）
が出力されるような回路を設けるため、４ビツト
又は８ビツトのマイクロコンピユータの入力を不
必要に使わず、且つ接触不良が検知できる効果が
ある。
第１図は従来のBCDコード出力のデイジタル
スイツチ回路図、第２図は従来のデシマル出力の
デイジタルスイツチ回路、第３図は本発明データ
設定用デイジタルスイツチの接触不良検知方式の
１実施例を示す回路図、第４図は同じく他の実施
例を示す回路図である。 ：桁選択信号、SW1〜SWo1：デシマル出力
デイジタルスイツチ、１：デシマルBCDエンコ
ーダic、２：５入力ナンド回路、３：インバータ
回路、４ａ〜４ｄ：排他的論理和回路、OUT：
出力、R0〜R9，Ｒ７ａ〜Ｒ７ｄ，Ｒ６ａ〜Ｒ６
ｄ：抵抗、５ａ〜５ｄ：インバータ回路、６ａ〜
６ｄ，７ａ〜７ｄ：オープンコレクタナンド回
路、S1〜S4：接触不良コード設定スイツチ。
スイツチ回路図、第２図は従来のデシマル出力の
デイジタルスイツチ回路、第３図は本発明データ
設定用デイジタルスイツチの接触不良検知方式の
１実施例を示す回路図、第４図は同じく他の実施
例を示す回路図である。 ：桁選択信号、SW1〜SWo1：デシマル出力
デイジタルスイツチ、１：デシマルBCDエンコ
ーダic、２：５入力ナンド回路、３：インバータ
回路、４ａ〜４ｄ：排他的論理和回路、OUT：
出力、R0〜R9，Ｒ７ａ〜Ｒ７ｄ，Ｒ６ａ〜Ｒ６
ｄ：抵抗、５ａ〜５ｄ：インバータ回路、６ａ〜
６ｄ，７ａ〜７ｄ：オープンコレクタナンド回
路、S1〜S4：接触不良コード設定スイツチ。
Claims (1)
- 【特許請求の範囲】 １ デシマル出力デイジタルスイツチの出力のう
ち“１”〜“９”の信号をデシマルBCDエンコ
ーダに入力してえられたBCDコード出力と前記
デイジタルスイツチの出力“０”とを比較して接
触不良を検知し、この検知信号を前記BCDコー
ド出力と組み合わせ接触不良を所定のBCDコー
ドで出力するようにしたことを特徴とするデータ
設定用デイジタルスイツチの接触不良検知方式。 ２ 特許請求の範囲第１項記載のデータ設定用デ
イジタルスイツチの接触不良検知方式において、
BCDコード出力をエキスクルーシブオアの夫々
の一入力とする一方、前記BCDコード出力と前
記デイジタルスイツチの出力“０”とを５入力ナ
ンド回路、インバータ回路をへて前記エキスクル
ーシブオアの他入力とすることを特徴とするデー
タ設定用デイジタルスイツチの接触不良検知方
式。 ３ 特許請求の範囲第１項記載のデータ設定用デ
イジタルスイツチの接触不良検知方式において
BCDコード出力をインバータ回路をへて第１の
ナンド回路の一入力とする一方、BCDコード出
力とデイジタルスイツチの出力“０”とを５入力
ナンド回路をへて前記第１のナンド回路の他入力
とし、更に前記５入力ナンド回路よりインバータ
回路をへた出力と接触不良コード設定スイツチと
を第２のナンド回路に与えるようにしたことを特
徴とするデータ設定用デイジタルスイツチの接触
不良検知方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8096480A JPS577567A (en) | 1980-06-17 | 1980-06-17 | Detecting system for contact failure of data setting digital switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8096480A JPS577567A (en) | 1980-06-17 | 1980-06-17 | Detecting system for contact failure of data setting digital switch |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS577567A JPS577567A (en) | 1982-01-14 |
| JPS642223B2 true JPS642223B2 (ja) | 1989-01-17 |
Family
ID=13733191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8096480A Granted JPS577567A (en) | 1980-06-17 | 1980-06-17 | Detecting system for contact failure of data setting digital switch |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS577567A (ja) |
-
1980
- 1980-06-17 JP JP8096480A patent/JPS577567A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS577567A (en) | 1982-01-14 |
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