JPS642977B2 - - Google Patents
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- Publication number
- JPS642977B2 JPS642977B2 JP56214021A JP21402181A JPS642977B2 JP S642977 B2 JPS642977 B2 JP S642977B2 JP 56214021 A JP56214021 A JP 56214021A JP 21402181 A JP21402181 A JP 21402181A JP S642977 B2 JPS642977 B2 JP S642977B2
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- JP
- Japan
- Prior art keywords
- register
- information
- debug information
- micro
- macro
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明はデータ処理装置に係り、特にデバツグ
情報を格納するデバツグ情報格納方式に関するも
のである。
情報を格納するデバツグ情報格納方式に関するも
のである。
従来デバツグ機能としては命令の推移を格納す
る機能、ハード状態を格納する機能が各々別々に
又はスイツチ等により初期設定することによりい
ずれか一方を利用できる形で存在し、前者はハー
ドが多大となり、後者は必要な情報が全ては取得
できない欠点があつた。
る機能、ハード状態を格納する機能が各々別々に
又はスイツチ等により初期設定することによりい
ずれか一方を利用できる形で存在し、前者はハー
ドが多大となり、後者は必要な情報が全ては取得
できない欠点があつた。
本発明の目的はデバツグに必要な情報をマクロ
なものとミクロなものとに分類し、時系列的に古
いものはマクロな情報で、新しいものはミクロな
情報で同一メモリに格納することによりハードを
ふやすことなくデバツグに必要な情報を取得する
ことである。
なものとミクロなものとに分類し、時系列的に古
いものはマクロな情報で、新しいものはミクロな
情報で同一メモリに格納することによりハードを
ふやすことなくデバツグに必要な情報を取得する
ことである。
即ち、本発明はデバツグに必要な情報がマクロ
なもの（例えばOPコード）とミクロなもの（マ
イクロ命令）という形で存在し、ミクロな情報は
１つのマクロな情報の範囲内で格納されていれば
良い点を利用し、その各々を格納する為のアドレ
ス用のレジスタを個々に持たせることにより、デ
バツグ情報を時系列的に取得できるようにしたも
のである。
なもの（例えばOPコード）とミクロなもの（マ
イクロ命令）という形で存在し、ミクロな情報は
１つのマクロな情報の範囲内で格納されていれば
良い点を利用し、その各々を格納する為のアドレ
ス用のレジスタを個々に持たせることにより、デ
バツグ情報を時系列的に取得できるようにしたも
のである。
以下本発明を図面により詳細に説明する。
第１図は本発明の実施例である。
図において、IRはマクロなデバツグ情報を蓄
積するレジスタ、MRはミクロなデバツグ情報を
蓄積するレジスタ、MEMは情報格納用メモリ、
IBARはマクロなデバツグ情報を格納する場合の
情報格納用メモリアドレスを設定するレジスタ回
路、MBARはミクロなデバツグ情報を格納する
場合の情報格納用メモリアドレスを設定するレジ
スタ回路、MUXはマルチプレクサ回路、CONT
は制御回路、RRは出力回路である。
積するレジスタ、MRはミクロなデバツグ情報を
蓄積するレジスタ、MEMは情報格納用メモリ、
IBARはマクロなデバツグ情報を格納する場合の
情報格納用メモリアドレスを設定するレジスタ回
路、MBARはミクロなデバツグ情報を格納する
場合の情報格納用メモリアドレスを設定するレジ
スタ回路、MUXはマルチプレクサ回路、CONT
は制御回路、RRは出力回路である。
第１図において、情報格納用メモリMEMへは
格納すべきマクロ命令（OPコード）が蓄積され
ているレジスタIRの内容と、実行中のマイクロ
命令が蓄積されているレジスタMRの内容がマル
チプレツクス回路MUXを介して入力される。
格納すべきマクロ命令（OPコード）が蓄積され
ているレジスタIRの内容と、実行中のマイクロ
命令が蓄積されているレジスタMRの内容がマル
チプレツクス回路MUXを介して入力される。
情報格納用メモリMEMのアドレス指定は、マ
クロ命令を格納する場合はレジスタIBARによ
り、又マイクロ命令を格納する場合はレジスタ
MRにより行われる。
クロ命令を格納する場合はレジスタIBARによ
り、又マイクロ命令を格納する場合はレジスタ
MRにより行われる。
情報格納用メモリMEMの格納情報は出力回路
RRに出力される。
RRに出力される。
制御回路CONTは、１マクロ命令の終了信号
を受けるとレジスタIBARの内容をアドレスとし
て、情報格納用メモリMEMにレジスタIRの内容
を格納すると共にレジスタIBARを＋１する。
を受けるとレジスタIBARの内容をアドレスとし
て、情報格納用メモリMEMにレジスタIRの内容
を格納すると共にレジスタIBARを＋１する。
またその時レジスタIBARを＋１した値をレジ
スタMBARにセツトする。
スタMBARにセツトする。
マイクロ命令が開始されるとレジスタMBAR
の内容を情報格納用メモリMEMのアドレスとし
て、情報格納用メモリMEMにレジスタMRの内
容を格納する。
の内容を情報格納用メモリMEMのアドレスとし
て、情報格納用メモリMEMにレジスタMRの内
容を格納する。
またその時レジスタMBARの内容を＋１して
更新する。
更新する。
制御回路CONTからは格納される情報が、レ
ジスタIRの内容かレジスタMRの内容かを区別表
示するフラグ情報を情報格納用メモリMEMに入
力し、例えばレジスタIRの内容の場合は“１”
を、レジスタMRの内容の場合は“０”を入力す
る。
ジスタIRの内容かレジスタMRの内容かを区別表
示するフラグ情報を情報格納用メモリMEMに入
力し、例えばレジスタIRの内容の場合は“１”
を、レジスタMRの内容の場合は“０”を入力す
る。
次に、制御回路CONTが次のマクロ命令の終
了信号を受けるとレジスタIBARの内容をアドレ
スとして、情報格納用メモリMEMにレジスタIR
の内容を格納すると共にIBARを＋１する。
了信号を受けるとレジスタIBARの内容をアドレ
スとして、情報格納用メモリMEMにレジスタIR
の内容を格納すると共にIBARを＋１する。
この場合、先に格納されたマイクロ命令の格納
アドレス位置に次のマイクロ命令が格納されるこ
とになるが、先述したようにミクロな情報（マイ
クロ命令）は対応する１つのマクロな情報（マク
ロ命令）の範囲内で格納されていれば良いので、
何等差し支えない。
アドレス位置に次のマイクロ命令が格納されるこ
とになるが、先述したようにミクロな情報（マイ
クロ命令）は対応する１つのマクロな情報（マク
ロ命令）の範囲内で格納されていれば良いので、
何等差し支えない。
第２図は情報格納用メモリMEMへのマクロ命
令、マイクロ命令の格納状態を示す図である。
令、マイクロ命令の格納状態を示す図である。
本実施例によれば情報格納用のメモリを２重に
持つ事なく簡単な制御回路とアドレスレジスタ
（IBAR又はMBAR）及びマルチプレクサ回路
（MUX）の追加のみでマクロ命令とマイクロ命
令を時系列的に格納できる効果がある。
持つ事なく簡単な制御回路とアドレスレジスタ
（IBAR又はMBAR）及びマルチプレクサ回路
（MUX）の追加のみでマクロ命令とマイクロ命
令を時系列的に格納できる効果がある。
第１図の例ではマクロ命令とマイクロ命令とを
格納する例であるが、マクロ命令、マイクロ命令
の他にそれぞれのアドレスを格納するようにして
もよいし、又各命令とアドレスの両方を格納する
ようにしてもよい。
格納する例であるが、マクロ命令、マイクロ命令
の他にそれぞれのアドレスを格納するようにして
もよいし、又各命令とアドレスの両方を格納する
ようにしてもよい。
更に、同様の発明思想の下で、マクロな動作と
ミクロな動作の組み合わせに関して、IR、MRに
蓄積する情報を変えることにより（たとえばIR
にオペランドリード、ライト、命令リードという
メモリアクセスのフラグ情報をセツトし、詳細情
報をMRにセツトし、制御回路へは命令終了信号
のかわりにメモリアクセス終了信号を入れる）少
ない回路でデバツグに必要かつ十分な機能を提供
できる。
ミクロな動作の組み合わせに関して、IR、MRに
蓄積する情報を変えることにより（たとえばIR
にオペランドリード、ライト、命令リードという
メモリアクセスのフラグ情報をセツトし、詳細情
報をMRにセツトし、制御回路へは命令終了信号
のかわりにメモリアクセス終了信号を入れる）少
ない回路でデバツグに必要かつ十分な機能を提供
できる。
本発明によればマクロな情報とミクロな情報を
時系列的に格納することができ、少ない費用でデ
バツグに必要かつ十分な機能を提供できる効果が
ある。
時系列的に格納することができ、少ない費用でデ
バツグに必要かつ十分な機能を提供できる効果が
ある。
第１図は本発明の実施例である。第２図は情報
格納用メモリMEMへのマクロ命令、マイクロ命
令の格納状態を示す図である。 図において、IRはマクロなデバツグ情報を蓄
積するレジスタ、MRはミクロなデバツグ情報を
蓄積するレジスタ、MEMは情報格納用メモリ、
IBARはマクロなデバツグ情報を格納する場合の
情報格納用メモリアドレスを設定するレジスタ回
路、MBARはミクロなデバツグ情報を格納する
場合の情報格納用メモリアドレスを設定するレジ
スタ回路、MUXはマルチプレクサ回路、CONT
は制御回路、RRは出力回路である。
格納用メモリMEMへのマクロ命令、マイクロ命
令の格納状態を示す図である。 図において、IRはマクロなデバツグ情報を蓄
積するレジスタ、MRはミクロなデバツグ情報を
蓄積するレジスタ、MEMは情報格納用メモリ、
IBARはマクロなデバツグ情報を格納する場合の
情報格納用メモリアドレスを設定するレジスタ回
路、MBARはミクロなデバツグ情報を格納する
場合の情報格納用メモリアドレスを設定するレジ
スタ回路、MUXはマルチプレクサ回路、CONT
は制御回路、RRは出力回路である。
Claims (1)
- 【特許請求の範囲】 １ 順次実行されるマクロな動作のそれぞれが一
連のミクロな動作で構成されているデータ処理装
置におけるデバツグ情報格納方式において、 デバツグ情報格納用のメモリと、 マクロなデバツグ情報を格納する場合のアドレ
スを設定する第一のレジスタと、 ミクロなデバツグ情報を格納する場合のアドレ
スを設定する第二のレジスタと、 マクロなデバツグ情報とミクロなデバツグ情報
との一方を選択する第一のマルチプレクサと、 上記第一および第二のレジスタの一方を選択す
る第二のマルチプレクサとを設け、 マクロな動作の終了毎に、上記第一のマルチプ
レクサによつて選択されるマクロなデバツグ情報
を、上記メモリの上記第二のマルチプレクサによ
つて選択される第一のレジスタ内容のアドレスを
格納するとともに、該第一レジスタの内容を歩進
させ、且つ該歩進された値を前記第二レジスタに
セツトするようにし、 ミクロな動作の終了毎に、上記第一のマルチプ
レクサによつて選択されるミクロなデバツグ情報
を、上記メモリの上記第二のマルチプレクサによ
つて選択される第二のレジスタの内容のアドレス
に格納するとともに、該第二レジスタの内容を歩
進させるようにした事を特徴とするデバツグ情報
格納方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56214021A JPS58114144A (ja) | 1981-12-26 | 1981-12-26 | デバツグ情報格納方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56214021A JPS58114144A (ja) | 1981-12-26 | 1981-12-26 | デバツグ情報格納方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58114144A JPS58114144A (ja) | 1983-07-07 |
| JPS642977B2 true JPS642977B2 (ja) | 1989-01-19 |
Family
ID=16648955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56214021A Granted JPS58114144A (ja) | 1981-12-26 | 1981-12-26 | デバツグ情報格納方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58114144A (ja) |
-
1981
- 1981-12-26 JP JP56214021A patent/JPS58114144A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58114144A (ja) | 1983-07-07 |
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