JPS645397B2 - - Google Patents
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- Publication number
- JPS645397B2 JPS645397B2 JP22371583A JP22371583A JPS645397B2 JP S645397 B2 JPS645397 B2 JP S645397B2 JP 22371583 A JP22371583 A JP 22371583A JP 22371583 A JP22371583 A JP 22371583A JP S645397 B2 JPS645397 B2 JP S645397B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- input
- vacant
- output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体記憶装置に関し、特にマスク書
込み式の読出し専用半導体記憶装置に関する。
込み式の読出し専用半導体記憶装置に関する。
従来の半導体記憶装置は、入力されるアドレス
信号本数と１アドレス番地に出力されるデータ出
力本数によりその半導体記憶装置の記憶容量は自
ずから決定されていた。例えば、入力アドレス信
号数＝14ビツト、データ、出力数＝８ビツトとす
れば、その半導体記憶装置の記憶容量は214番地
×８＝131072ビツトとなる。この様に、アドレス
番地数は入力アドレス信号数14ビツトのバイナリ
組合せ214＝16384でありすべての組合せを有して
いる。
信号本数と１アドレス番地に出力されるデータ出
力本数によりその半導体記憶装置の記憶容量は自
ずから決定されていた。例えば、入力アドレス信
号数＝14ビツト、データ、出力数＝８ビツトとす
れば、その半導体記憶装置の記憶容量は214番地
×８＝131072ビツトとなる。この様に、アドレス
番地数は入力アドレス信号数14ビツトのバイナリ
組合せ214＝16384でありすべての組合せを有して
いる。
しかし、半導体記憶装置の大容量化により半導
体記憶装置は漢字キヤラクタ・ジエネレータ等に
多く使用されはじめており、特に日本工業規格
JIS―Ｃ―6226には漢字文字のコード割当がなさ
れており、その漢字文字コードが直接入力可能や
半導体記憶装置が望まれているが、それを実現す
るには入力アドレス信号数のすべての組合せアド
レス番地数とデータ出力数の積（記憶容量）は記
憶装置が持つ記憶容量よりも多くなるので必ず空
番地が存在する様になる。このことをマスク書込
み式半導体読出し専用メモリ（以下ROMと称
す）の漢字キヤラクタ・ジエネレータについて
JIS―Ｃ―6226を用いて説明する。
体記憶装置は漢字キヤラクタ・ジエネレータ等に
多く使用されはじめており、特に日本工業規格
JIS―Ｃ―6226には漢字文字のコード割当がなさ
れており、その漢字文字コードが直接入力可能や
半導体記憶装置が望まれているが、それを実現す
るには入力アドレス信号数のすべての組合せアド
レス番地数とデータ出力数の積（記憶容量）は記
憶装置が持つ記憶容量よりも多くなるので必ず空
番地が存在する様になる。このことをマスク書込
み式半導体読出し専用メモリ（以下ROMと称
す）の漢字キヤラクタ・ジエネレータについて
JIS―Ｃ―6226を用いて説明する。
JIS―Ｃ―6226において、漢字文字コードは第
１バイト７ビツト（区）、第２バイト７ビツト
（点）で表わされている。しかし、この14ビツト
によつて表わせるすべての漢字文字コード数は第
１バイト128区、第２バイト128点の128×128＝
214＝16384文字であるが、JIS―Ｃ―6226におい
て定義されている文字は76区×94点＝7144文字だ
けであり、残りの9240文字は定義されてなく空番
地になつている。
１バイト７ビツト（区）、第２バイト７ビツト
（点）で表わされている。しかし、この14ビツト
によつて表わせるすべての漢字文字コード数は第
１バイト128区、第２バイト128点の128×128＝
214＝16384文字であるが、JIS―Ｃ―6226におい
て定義されている文字は76区×94点＝7144文字だ
けであり、残りの9240文字は定義されてなく空番
地になつている。
第１図はJIS―Ｃ―6226の漢字コード座標を説
明する図である。
明する図である。
第１図において、１はJIS―Ｃ―6226の漢字文
字コード表にない領域、２は漢字文字コード表に
あり文字が定義されている文字領域、３は漢字文
字コード表にはあるが文字が定義されていない領
域である。
字コード表にない領域、２は漢字文字コード表に
あり文字が定義されている文字領域、３は漢字文
字コード表にはあるが文字が定義されていない領
域である。
JIS―Ｃ―6226用の漢字用キヤラクタジエネレ
ータを、入力アドレス信号数すべての組合せを持
つ従来のROMで実現した場合、入力アドレス信
号数が多く、空番地が多くなるので、空番地を有
効に使用するために漢字文字群を分割する方式が
採用されている。この方式を採用するとJIS―Ｃ
―6226の漢字文字コードの直接入力が不可能にな
る。そこでJIS―Ｃ―6226の漢字文字コードが直
接入力可能なだけ入力アドレス信号を持ちかつ
JIS―Ｃ―6226で定義された番地だけの記憶容量
を持つROMが要求される。そうした場合、第１
図に示された１，３の領域すなわちROMの内部
で選択されない番地が入力されるとデータ出力は
“０”、“１”のいずれかが出力されるだけである。
つまり、文字にならない信号が出力されるだけで
ある。
ータを、入力アドレス信号数すべての組合せを持
つ従来のROMで実現した場合、入力アドレス信
号数が多く、空番地が多くなるので、空番地を有
効に使用するために漢字文字群を分割する方式が
採用されている。この方式を採用するとJIS―Ｃ
―6226の漢字文字コードの直接入力が不可能にな
る。そこでJIS―Ｃ―6226の漢字文字コードが直
接入力可能なだけ入力アドレス信号を持ちかつ
JIS―Ｃ―6226で定義された番地だけの記憶容量
を持つROMが要求される。そうした場合、第１
図に示された１，３の領域すなわちROMの内部
で選択されない番地が入力されるとデータ出力は
“０”、“１”のいずれかが出力されるだけである。
つまり、文字にならない信号が出力されるだけで
ある。
第２図は従来の半導体記憶装置の一例のブロツ
ク図である。
ク図である。
アドレス入力回路７には、漢字文字の長さを表
わすドツドラインアドレス信号４、JIS―Ｃ―
6226の漢字文字コードで第１及び第２バイトをそ
れぞれ表わすアドレス信号５，６が入力される。
Ｙ及びＸデコーダ８，９は各々に入力されるアド
レス信号を解読し、それぞれＹセレクタ１１及び
ROM１２に送り、センスアンプを含む出力回路
１０から出力端O0，O1，……Oo-1，Ooヘデータ
を出力する。
わすドツドラインアドレス信号４、JIS―Ｃ―
6226の漢字文字コードで第１及び第２バイトをそ
れぞれ表わすアドレス信号５，６が入力される。
Ｙ及びＸデコーダ８，９は各々に入力されるアド
レス信号を解読し、それぞれＹセレクタ１１及び
ROM１２に送り、センスアンプを含む出力回路
１０から出力端O0，O1，……Oo-1，Ooヘデータ
を出力する。
この記憶装置において、JIS―Ｃ―6226で文字
が定義されていない領域１，３の番地を指定する
アドレス入力信号が入力されてもROM１２の内
部では選択されない番地であるので出力端子O0
〜Ooから出力されるデータは“０”、“１”のい
ずれかが出力されるだけで、文字にならないデー
タが出力される。
が定義されていない領域１，３の番地を指定する
アドレス入力信号が入力されてもROM１２の内
部では選択されない番地であるので出力端子O0
〜Ooから出力されるデータは“０”、“１”のい
ずれかが出力されるだけで、文字にならないデー
タが出力される。
このように、従来のJIS―Ｃ―6226に準拠した
ROMを有する半導体記憶装置においては、空番
地の有効利用ができないという欠点があつた。
ROMを有する半導体記憶装置においては、空番
地の有効利用ができないという欠点があつた。
本発明の目的は、上記欠点を除去し、JIS―Ｃ
―6226に準拠した領域を有するROMを備えた半
導体記憶装置において空番地を有効利用できるよ
うにした半導体記憶装置を提供することにある。
―6226に準拠した領域を有するROMを備えた半
導体記憶装置において空番地を有効利用できるよ
うにした半導体記憶装置を提供することにある。
本発明の半導体記憶装置は、内部記憶素子と、
該内部記憶素子を選択することができる実効アド
レス番地数が入力されているアドレス信号数のす
べての組合せ番地数よりも少ないアドレス信号を
入力するアドレス入力回路と、前記実効アドレス
番地以外のアドレス番地が入力されたことを検出
する空番地検出回路と、該空番地検出回路からの
空番地検出結果信号の入力により外部に空番地が
入力されたことを知らせる信号と制御信号を出力
する空番地検出出力回路と、該制御信号の入力に
より出力端子が“０”、“１”あるいは高インピー
ダンスのいずれか一つのレベルに固定する出力回
路と、前記空番地検出出力回路に接続し外部に空
番地が入力されたことを知らせる空番地検出結果
出力端子とを含んで構成される。
該内部記憶素子を選択することができる実効アド
レス番地数が入力されているアドレス信号数のす
べての組合せ番地数よりも少ないアドレス信号を
入力するアドレス入力回路と、前記実効アドレス
番地以外のアドレス番地が入力されたことを検出
する空番地検出回路と、該空番地検出回路からの
空番地検出結果信号の入力により外部に空番地が
入力されたことを知らせる信号と制御信号を出力
する空番地検出出力回路と、該制御信号の入力に
より出力端子が“０”、“１”あるいは高インピー
ダンスのいずれか一つのレベルに固定する出力回
路と、前記空番地検出出力回路に接続し外部に空
番地が入力されたことを知らせる空番地検出結果
出力端子とを含んで構成される。
次に、本発明の実施例について図面を用いて説
明する。
明する。
第３図は本発明の一実施例のブロツク図であ
る。
る。
この実施例は、内部記憶素子としてのROM１
２と、このROM１２を選択することができる実
効アドレス番地数が入力されているアドレス信号
数のすべての組合せ番地数よりも少ないアドレス
信号を入力するアドレス入力回路７と、前記実効
アドレス番地以外のアドレス番地が入力されたこ
とを検出する空番地検出回路１３と、この空番地
検出回路１３からの空番地検出結果信号１５の入
力により外部に空番地が入力されたことを知らせ
る信号と制御信号１６を出力する空番地検出出力
回路１４と、制御信号１６の入力により出力端子
O0，O1……Oo-1，Ooが“０”、“１”あるいは高
インピーダンスのいずれか一つのレベルに固定す
る出力回路１０と、空番地検出出力回路１４に接
続し外部に空番地が入力されたことを知らせる空
番地検出結果出力端子EXTとを含んで構成され
る。
２と、このROM１２を選択することができる実
効アドレス番地数が入力されているアドレス信号
数のすべての組合せ番地数よりも少ないアドレス
信号を入力するアドレス入力回路７と、前記実効
アドレス番地以外のアドレス番地が入力されたこ
とを検出する空番地検出回路１３と、この空番地
検出回路１３からの空番地検出結果信号１５の入
力により外部に空番地が入力されたことを知らせ
る信号と制御信号１６を出力する空番地検出出力
回路１４と、制御信号１６の入力により出力端子
O0，O1……Oo-1，Ooが“０”、“１”あるいは高
インピーダンスのいずれか一つのレベルに固定す
る出力回路１０と、空番地検出出力回路１４に接
続し外部に空番地が入力されたことを知らせる空
番地検出結果出力端子EXTとを含んで構成され
る。
つまり、第１図に示した領域１，３の番地が入
力された場合、空番地検出回路１３から空番地検
出結果信号１５が出力され、この信号１５により
空番地検出出力回路１４は制御信号１６を出力し
て出力回路１０を制御し、出力端子O0〜Ooを
“０”、１”あるいは高インピーダンスのいずれか
一つのレベルに固定する。この出力端子のレベル
の固定により領域１，３からデータが読出されて
出力されることがない。このとき、半導体記憶装
置はJIS―Ｃ―6226により定義されるROMとし
て動作する。空番地検出回路１３が空番地を検出
しないときはROM１２の内容が出力される。
力された場合、空番地検出回路１３から空番地検
出結果信号１５が出力され、この信号１５により
空番地検出出力回路１４は制御信号１６を出力し
て出力回路１０を制御し、出力端子O0〜Ooを
“０”、１”あるいは高インピーダンスのいずれか
一つのレベルに固定する。この出力端子のレベル
の固定により領域１，３からデータが読出されて
出力されることがない。このとき、半導体記憶装
置はJIS―Ｃ―6226により定義されるROMとし
て動作する。空番地検出回路１３が空番地を検出
しないときはROM１２の内容が出力される。
次に、本発明の半導体記憶装置の応用例につい
て説明する。
て説明する。
第４図は本発明の応用例のブロツク図である。
第４図において、１７は本発明の半導体記憶装
置で、空番地検出結果出力端子EXTを有する。
１８は外部半導体記憶装置でチツプレレクト端子
CSを有する。１９はドツトアドレスを含む漢字
コードアドレス信号バス、２０はデータバスであ
る。
置で、空番地検出結果出力端子EXTを有する。
１８は外部半導体記憶装置でチツプレレクト端子
CSを有する。１９はドツトアドレスを含む漢字
コードアドレス信号バス、２０はデータバスであ
る。
今、記憶装置１７にROMの空番地でない番地
を指定するアドレス信号がバス１９から入力され
ると、空番地検出結果出力端子EXTにデータが
出なく、記憶装置１７は選択状態になり、出力端
子からデータバス２０にデータが出力される。こ
のとき外部記憶装置１８は非選択状態であり、出
力端子は高インピーダンスである。
を指定するアドレス信号がバス１９から入力され
ると、空番地検出結果出力端子EXTにデータが
出なく、記憶装置１７は選択状態になり、出力端
子からデータバス２０にデータが出力される。こ
のとき外部記憶装置１８は非選択状態であり、出
力端子は高インピーダンスである。
逆に、ROMの空番地を指定するアドレス信号
が入力されると空番地検出結果出力端子EXTに
データが出力され、それが外部記憶装置１８のチ
ツプセレクト端子CSに入力されて外部記憶装置
１８が選択状態になり外部記憶装置１８の出力端
子からデータバス２０へデータが出力される。こ
の時記憶装置１７は空番地が入力された為、空番
地検出回路が動作しているので出力は高インピー
ダンスになつておりデータバス２０でのデータの
重なりはない。
が入力されると空番地検出結果出力端子EXTに
データが出力され、それが外部記憶装置１８のチ
ツプセレクト端子CSに入力されて外部記憶装置
１８が選択状態になり外部記憶装置１８の出力端
子からデータバス２０へデータが出力される。こ
の時記憶装置１７は空番地が入力された為、空番
地検出回路が動作しているので出力は高インピー
ダンスになつておりデータバス２０でのデータの
重なりはない。
以上詳細に説明した様に本発明によれば、JIS
―Ｃ―6226の漢字コードが直接入力出来、かつ空
番地が入力れた場合外部記憶装置が容易に選択さ
れる事が可能になり、空番地を有効利用できる半
導体記憶装置が得られる。
―Ｃ―6226の漢字コードが直接入力出来、かつ空
番地が入力れた場合外部記憶装置が容易に選択さ
れる事が可能になり、空番地を有効利用できる半
導体記憶装置が得られる。
第１図はJIS―Ｃ―6226の漢字コード座標を説
明する図、第２図は従来の半導体記憶装置の一例
のブロツク図、第３図は本発明の一実施例のブロ
ツク図、第４図は本発明の応用例のブロツク図で
ある。 １…JIS漢字文字コード表にない領域、２…JIS
漢字文字コード表にあり文字が定義されている文
字領域、３…JIS漢字文字コード表にあるか文字
が定義されていない領域、４…ドツトラインアド
レス信号、５…JIS漢字文字コード第１バイトを
表わすアドレス信号、６…JIS漢字文字コード第
２バイトを表わすアドレス信号、７…アドレス入
力回路、８…Ｙデコーダ、９…Ｘデコーダ、１０
…出力回路、１１…Ｙセレクタ、１２…ROM、
１３…空番地検出回路、１４…空番地検出出力回
路、１５…空番地検出結果信号、１６…制御信
号、１７…本発明の半導体記憶装置、１８…外部
記憶装置、１９…漢字文字コードアドレス信号バ
ス、２０…データバス、CS…チツプセレクト端
子、EXT…空番地検出結果出力端子、O0〜Oo…
出力端子。
明する図、第２図は従来の半導体記憶装置の一例
のブロツク図、第３図は本発明の一実施例のブロ
ツク図、第４図は本発明の応用例のブロツク図で
ある。 １…JIS漢字文字コード表にない領域、２…JIS
漢字文字コード表にあり文字が定義されている文
字領域、３…JIS漢字文字コード表にあるか文字
が定義されていない領域、４…ドツトラインアド
レス信号、５…JIS漢字文字コード第１バイトを
表わすアドレス信号、６…JIS漢字文字コード第
２バイトを表わすアドレス信号、７…アドレス入
力回路、８…Ｙデコーダ、９…Ｘデコーダ、１０
…出力回路、１１…Ｙセレクタ、１２…ROM、
１３…空番地検出回路、１４…空番地検出出力回
路、１５…空番地検出結果信号、１６…制御信
号、１７…本発明の半導体記憶装置、１８…外部
記憶装置、１９…漢字文字コードアドレス信号バ
ス、２０…データバス、CS…チツプセレクト端
子、EXT…空番地検出結果出力端子、O0〜Oo…
出力端子。
Claims (1)
- １ 内部記憶素子と、該内部記憶素子を選択する
ことができる実効アドレス番地数が入力されてい
るアドレス信号数のすべての組合せ番地数よりも
少ないアドレス信号を入力するアドレス入力回路
と、前記実効アドレス番地以外のアドレス番地が
入力されたことを検出する空番地検出回路と、該
空番地検出回路からの空番地検出結果信号の入力
により外部に空番地が入力されたことを知らせる
信号と制御信号を出力する空番地検出回路と、該
制御信号の入力により出力端子が“０”、“１”あ
るいは高インピーダンスのいずれか一つのレベル
に固定する出力回路と、前記空番地検出出力回路
に接続し外部に空番地が入力されたことを知らせ
る空番地検出結果出力端子とを含むことを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58223715A JPS60115098A (ja) | 1983-11-28 | 1983-11-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58223715A JPS60115098A (ja) | 1983-11-28 | 1983-11-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60115098A JPS60115098A (ja) | 1985-06-21 |
| JPS645397B2 true JPS645397B2 (ja) | 1989-01-30 |
Family
ID=16802531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58223715A Granted JPS60115098A (ja) | 1983-11-28 | 1983-11-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60115098A (ja) |
-
1983
- 1983-11-28 JP JP58223715A patent/JPS60115098A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60115098A (ja) | 1985-06-21 |
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