JPS6457643U - - Google Patents

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Publication number
JPS6457643U
JPS6457643U JP1987150142U JP15014287U JPS6457643U JP S6457643 U JPS6457643 U JP S6457643U JP 1987150142 U JP1987150142 U JP 1987150142U JP 15014287 U JP15014287 U JP 15014287U JP S6457643 U JPS6457643 U JP S6457643U
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JP
Japan
Prior art keywords
bumps
integrated circuit
simulated
mounting structure
connection
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Pending
Application number
JP1987150142U
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English (en)
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Publication of JPS6457643U publication Critical patent/JPS6457643U/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Wire Bonding (AREA)

Description

【図面の簡単な説明】
第１図から第３図までが本考案に関し、第１図
は本考案による半導体集積回路チツプの実装構造
の一実施例における半導体チツプと配線基板の平
面図および半導体チツプの実装後の状態を示す側
面図、第２図および第３図は接続バンプと模擬バ
ンプとのそれぞれ異なる態様を示す半導体チツプ
の一部拡大断面図である。第４図は従来技術によ
るフリツプチツプの実装の模様を示す模式図、第
５図はバンプを半導体チツプの中央部に集中配置
した場合の実装の模式図、第６図および第７図は
第５図の実装構造の場合に生じうる傾きと沈み込
みの模様をそれぞれ示す模式図である。図におい
て、 １：半導体チツプの基板、２，４：絶縁膜、３
：集積回路の接続用接続膜、５：接続バンプ用接
続膜、６：模擬バンプ用下地膜、７：保護膜、１
０：半導体チツプないしはフリツプチツプ、１１
：半導体チツプの集積回路部分、１２：集積回路
の接続バンプとの接続点、１３：接続パツド、２
０：接続バンプ、３０：模擬バンプ、４０：配線
基板、５０：配線導体、５１：配線導体の接続バ
ンプとの接続点、６０，６１，６２：模擬接続点
、Ｄ１：接続不良欠陥、Ｄ２：配線導体間短絡欠
陥、δ：半導体チツプと配線基板との間隔、Ｌ：
熱応力の掛かる寸法、θ：半導体チツプの傾き角
度、Ｗ：半導体チツプの重さ、である。

Claims (1)

  1. 【実用新案登録請求の範囲】 (1) 集積回路用半導体チツプをはんだバンプを
    介して配線基板の配線導体に接続すると同時に配
    線基板上に実装する構造であつて、氷導体チツプ
    の中央部には配線導体に接続すべき複数個の接続
    バンプを集中配置して設けるとともに周縁部には
    模擬バンプを複数個分散配置して設け、配線基板
    には半導体チツプ側の模擬バンプに対応して模擬
    接続点を設け、接続バンプを配線導体に模擬バン
    プを模擬接続点にそれぞれ対置した状態で接続バ
    ンプを配線導体に接合することにより半導体チツ
    プを配線基板に接続かつ実装するようにしたこと
    を特徴とする半導体集積回路チツプの実装構造。 (2) 実用新案登録請求の範囲第１項に記載の実
    装構造において、模擬バンプが半導体チツプのも
    つ方形の４隅に分散配置して設けられることを特
    徴とする半導体集積回路チツプの実装構造。 (3) 実用新案登録請求の範囲第２項に記載の実
    装構造において、模擬バンプが隅あたり１〜３個
    設けられることを特徴とする半導体集積回路チツ
    プの実装構造。 (4) 実用新案登録請求の範囲第１項に記載の実
    装構造において、模擬バンプが接続バンプと同形
    状のはんだバンプであり、かつ集積回路とは絶縁
    して設けられることを特徴とする半導体集積回路
    チツプの実装構造。 (5) 実用新案登録請求の範囲第１項に記載の実
    装構造において、模擬接続点が配線導体と類似の
    形状の絶縁体で形成されることを特徴とする半導
    体集積回路チツプの実装構造。 (6) 実用新案登録請求の範囲第１項に記載の実
    装構造において、模擬バンプが集積回路とは絶縁
    して設けられ、模擬接続点として配線導体が用い
    られることを特徴とする半導体集積回路チツプの
    実装構造。
JP1987150142U 1987-09-30 1987-09-30 Pending JPS6457643U (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE39603E1 (en) 1994-09-30 2007-05-01 Nec Corporation Process for manufacturing semiconductor device and semiconductor wafer

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USRE39603E1 (en) 1994-09-30 2007-05-01 Nec Corporation Process for manufacturing semiconductor device and semiconductor wafer

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