JPS648471B2 - - Google Patents
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- JPS648471B2 JPS648471B2 JP54019769A JP1976979A JPS648471B2 JP S648471 B2 JPS648471 B2 JP S648471B2 JP 54019769 A JP54019769 A JP 54019769A JP 1976979 A JP1976979 A JP 1976979A JP S648471 B2 JPS648471 B2 JP S648471B2
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明は、半導体装置の製法に関し、特に二
層ポリシリコンを有する半導体メモリ装置の製法
に関するものである。
層ポリシリコンを有する半導体メモリ装置の製法
に関するものである。
ｎチヤンネルMOS（Metal Oxide
Semiconductcr）によるRAM（Random Access
Memory）などの製作にあたつては、二層ポリシ
リコンプロセスが多用されており、その場合、酸
化技術により第２ゲート酸化膜の形成をポリシリ
コン層間の絶縁膜形成と同時に行なう技術が用い
られているものがある。
Semiconductcr）によるRAM（Random Access
Memory）などの製作にあたつては、二層ポリシ
リコンプロセスが多用されており、その場合、酸
化技術により第２ゲート酸化膜の形成をポリシリ
コン層間の絶縁膜形成と同時に行なう技術が用い
られているものがある。
この種のものは、第１図に示すように、ｐ型シ
リコン結晶基板１上のフイールド酸化膜２に囲ま
れたアクテイブ領域に第１のゲート酸化膜３を形
成し、次いで第１のポリシリコン層４を形成し
て、リンドープし、ゲート（第２ゲート）領域の
ポリシリコン、酸化膜を除去してシリコン基板を
露出した後、酸化処理により第２ゲート酸化膜
５、層間酸化膜６を形成し、層間酸化膜及び第２
ゲート酸化膜の上に第２ポリシリコン層７を形成
し、この第２ポリシリコン層をマスクとして第２
ゲート酸化膜をエツチングし、露出する基板に
n+拡散層を形成することにより製造するもので、
第１ゲート酸化膜直下の半導体表面に情報を蓄積
し、この情報を第２ゲート酸化膜直下のチヤネル
部分を通してn+拡散層８に転送する機能を有す
るものである。この場合の酸化処理は第１のポリ
シリコン層形成後、第２ゲート酸化膜及び層間酸
化膜の形成にあたつて、リンドープしたポリシリ
コン（第１ポリシリコン層）の酸化速度が基板の
シリコン結晶のそれに比して３〜４倍大であるこ
とを利用して第１ポリシリコン層上の厚い酸化膜
と基板上の薄いゲート酸化膜とを同時に形成する
技術である。
リコン結晶基板１上のフイールド酸化膜２に囲ま
れたアクテイブ領域に第１のゲート酸化膜３を形
成し、次いで第１のポリシリコン層４を形成し
て、リンドープし、ゲート（第２ゲート）領域の
ポリシリコン、酸化膜を除去してシリコン基板を
露出した後、酸化処理により第２ゲート酸化膜
５、層間酸化膜６を形成し、層間酸化膜及び第２
ゲート酸化膜の上に第２ポリシリコン層７を形成
し、この第２ポリシリコン層をマスクとして第２
ゲート酸化膜をエツチングし、露出する基板に
n+拡散層を形成することにより製造するもので、
第１ゲート酸化膜直下の半導体表面に情報を蓄積
し、この情報を第２ゲート酸化膜直下のチヤネル
部分を通してn+拡散層８に転送する機能を有す
るものである。この場合の酸化処理は第１のポリ
シリコン層形成後、第２ゲート酸化膜及び層間酸
化膜の形成にあたつて、リンドープしたポリシリ
コン（第１ポリシリコン層）の酸化速度が基板の
シリコン結晶のそれに比して３〜４倍大であるこ
とを利用して第１ポリシリコン層上の厚い酸化膜
と基板上の薄いゲート酸化膜とを同時に形成する
技術である。
ところが、この酸化の際に、第２図に示すよう
に、リンドープしたポリシリコン４からリンＰが
外方拡散し、ゲート領域であるｐ型基板１表面へ
再拡散する現象（リンのオートドーピング現象）
が起り、このため第２ゲートでのMOSのVTh（し
きい電圧）が低下するという問題がある。
に、リンドープしたポリシリコン４からリンＰが
外方拡散し、ゲート領域であるｐ型基板１表面へ
再拡散する現象（リンのオートドーピング現象）
が起り、このため第２ゲートでのMOSのVTh（し
きい電圧）が低下するという問題がある。
本発明は上記した技術の欠点を解消するべく検
討し、リンのオートドーピングはポリシリコン中
のリン濃度が高い程起り易いことに着目してなさ
れたものである。
討し、リンのオートドーピングはポリシリコン中
のリン濃度が高い程起り易いことに着目してなさ
れたものである。
従つてこの発明の目的は、二層ポリシリコン半
導体装置におけるリンオートドーピングに起因す
るVToの低下を防止することができるなどの新規
な半導体メモリ装置の製法を提供することにあ
る。
導体装置におけるリンオートドーピングに起因す
るVToの低下を防止することができるなどの新規
な半導体メモリ装置の製法を提供することにあ
る。
このような目的を達成するための本発明の要旨
は、半導体基板の表面の一部に絶縁膜を介して容
量素子の一電極となる不純物をドープしたポリシ
リコン膜からなる第１の導電膜を形成する工程
と、酸化処理により前記ポリシリコン膜上に第１
の酸化膜を形成すると共に表面が露出する半導体
基板表面に第１の酸化膜よりも薄い第２の酸化膜
を形成する工程と、前記第１の酸化膜上から前記
第２の酸化膜上に延在するトランスフアー
MOSFETのゲート電極となる第２の導電膜を形
成する工程とを有する半導体メモリ装置の製法に
おいて、前記酸化処理前に前記不純物をドープし
たポリシリコン膜表面に不純物をドープしないポ
リシリコン膜を形成し、その後前記酸化処理を施
すことを特徴とする半導体装置の製法にある。
は、半導体基板の表面の一部に絶縁膜を介して容
量素子の一電極となる不純物をドープしたポリシ
リコン膜からなる第１の導電膜を形成する工程
と、酸化処理により前記ポリシリコン膜上に第１
の酸化膜を形成すると共に表面が露出する半導体
基板表面に第１の酸化膜よりも薄い第２の酸化膜
を形成する工程と、前記第１の酸化膜上から前記
第２の酸化膜上に延在するトランスフアー
MOSFETのゲート電極となる第２の導電膜を形
成する工程とを有する半導体メモリ装置の製法に
おいて、前記酸化処理前に前記不純物をドープし
たポリシリコン膜表面に不純物をドープしないポ
リシリコン膜を形成し、その後前記酸化処理を施
すことを特徴とする半導体装置の製法にある。
以下、本発明の好適な実施例を用いて本発明を
具体的に詳述する。
具体的に詳述する。
第３図ａ〜ｆは本発明の一実施例である二層ポ
リシリコン型ｎチヤンネルMOS半導体メモリ装
置の製法を工程順に示す断面図である。
リシリコン型ｎチヤンネルMOS半導体メモリ装
置の製法を工程順に示す断面図である。
同図ａ〜ｆに示す各工程をそれに対応する記載
(a)〜(f)によつて説明する。
(a)〜(f)によつて説明する。
(a) ｐ型半導体基板１を選択酸化技術により表面
酸化してアクテイブ領域以外の領域表面にフイ
ールド酸化膜２を形成する。次いでアクテイブ
領域の基板１の表面に薄い第１のゲート酸化膜
３を形成し、次いで、例えばモノシランを分解
させて生成したシリコンを全面に堆積させてポ
リシリコン層４を形成する。このポリシリコン
形成中又は形成後にリンをドープする。
酸化してアクテイブ領域以外の領域表面にフイ
ールド酸化膜２を形成する。次いでアクテイブ
領域の基板１の表面に薄い第１のゲート酸化膜
３を形成し、次いで、例えばモノシランを分解
させて生成したシリコンを全面に堆積させてポ
リシリコン層４を形成する。このポリシリコン
形成中又は形成後にリンをドープする。
(b) ポリシリコン層４の表面に、例えばモノシラ
ンを分解させて生成したシリコンを全面に堆積
させてポリシリコン層４′を薄く（例えば200〜
1000Å）形成する。第４図ａはポリシリコン形
成後にリンデポジシヨンを施した場合のポリシ
リコン層のリン濃度分布であつて表面ほどリン
濃度が高く、同図ｂはリンをドーブしたポリシ
リコン層表面にリンをドープしない薄いポリシ
リコン層を形成した場合のリンの濃度分布をあ
らわす。
ンを分解させて生成したシリコンを全面に堆積
させてポリシリコン層４′を薄く（例えば200〜
1000Å）形成する。第４図ａはポリシリコン形
成後にリンデポジシヨンを施した場合のポリシ
リコン層のリン濃度分布であつて表面ほどリン
濃度が高く、同図ｂはリンをドーブしたポリシ
リコン層表面にリンをドープしない薄いポリシ
リコン層を形成した場合のリンの濃度分布をあ
らわす。
(c) このあと、フオトエツチング処理によりポリ
シリコン層及び第２のゲート酸化膜の一部を取
り除き、基板１の一部を露出する。
シリコン層及び第２のゲート酸化膜の一部を取
り除き、基板１の一部を露出する。
(d) 酸化処理により第１のポリシリコン層４の表
面に厚い（例えば1000〜3000Å）層間酸化膜６
を形成すると同時に基板１の表面に薄い（500
〜1000Å）ゲート酸化膜５を形成する。
面に厚い（例えば1000〜3000Å）層間酸化膜６
を形成すると同時に基板１の表面に薄い（500
〜1000Å）ゲート酸化膜５を形成する。
(e) 第２のポリシリコン層７を形成し、不要部分
をエツチングにより除去する。
をエツチングにより除去する。
(f) 露出する基板１の表面にリン、ヒ素又はアン
チモンを拡散してn+型拡散層８を形成し、二
層ポリシリコン型MOS半導体素子を完成する。
チモンを拡散してn+型拡散層８を形成し、二
層ポリシリコン型MOS半導体素子を完成する。
上述したように、本発明は、下記の理由により
前記発明の目的が達成できる。前記したようにリ
ンのオートドーピングはポリシリコン中のリン濃
度が高い程起り易く、リンデポジシヨンしたポリ
シリコンでは第４図ａに示すようにポリシリコン
表面のリン濃度が高くなつており特にオートドー
ピングが起り易い状態となつている。しかし本発
明方法によればリンドープしたポリシリコン層表
面にリンをドープしていないポリシリコン層を形
成してあるのから、前記(d)工程で酸化処理を行つ
た際にポリシリコン層表面よりのリンオートドー
ピングをいちじるしく低減できる。したがつて、
第２ゲート酸化膜直下のｎ型化は少なく、VThの
低下を防止でき、半導体装置の歩留り向上が期待
できる。
前記発明の目的が達成できる。前記したようにリ
ンのオートドーピングはポリシリコン中のリン濃
度が高い程起り易く、リンデポジシヨンしたポリ
シリコンでは第４図ａに示すようにポリシリコン
表面のリン濃度が高くなつており特にオートドー
ピングが起り易い状態となつている。しかし本発
明方法によればリンドープしたポリシリコン層表
面にリンをドープしていないポリシリコン層を形
成してあるのから、前記(d)工程で酸化処理を行つ
た際にポリシリコン層表面よりのリンオートドー
ピングをいちじるしく低減できる。したがつて、
第２ゲート酸化膜直下のｎ型化は少なく、VThの
低下を防止でき、半導体装置の歩留り向上が期待
できる。
本発明にかかる半導体メモリ装置の製法には前
述した実施例の外に種々の態様のものがある。た
とえば、リンドープドポリシリコン層の形成にあ
つては、その表面部にいくに従つて内部よりも不
純物濃度が小さくなるような不純物分布とするこ
とにより、これからのリンのオートドーピング現
象を小とするもの、ポリシリコン層へのドープ不
純物はリン以外にヒ素、アンチモンを使用したも
の、又、ｎ型半導体基板をスターテイングマテリ
アルとして製作するｐチヤンネルMOS半導体装
置の場合、前記不純物としてはボロンを使用した
ものなどである。
述した実施例の外に種々の態様のものがある。た
とえば、リンドープドポリシリコン層の形成にあ
つては、その表面部にいくに従つて内部よりも不
純物濃度が小さくなるような不純物分布とするこ
とにより、これからのリンのオートドーピング現
象を小とするもの、ポリシリコン層へのドープ不
純物はリン以外にヒ素、アンチモンを使用したも
の、又、ｎ型半導体基板をスターテイングマテリ
アルとして製作するｐチヤンネルMOS半導体装
置の場合、前記不純物としてはボロンを使用した
ものなどである。
本発明はポリシリコン等の酸化工程を有する半
導体メモリ装置の製造法一般に適用できる。
導体メモリ装置の製造法一般に適用できる。
第１図は二層ポリシリコン型MOS半導体メモ
リ装置の一例を示す縦断面図、第２図はオートド
ーピングの態様を示す縦断面図、第３図ａ〜ｆは
本発明の一実施例である二層ポリシリコン型
MOS半導体メモリ装置の製法を工程順に示す縦
断面図、第４図ａ〜ｂはポリシリコン層における
リン濃度分布を示す図である。 １……ｐ型半導体基板、２……フイールド絶縁
膜、３……第１ゲート絶縁膜、４，４′……第１
のポリシリコン層、５……第２ゲート絶縁膜、６
……層間絶縁膜、７……第２のポリシリコン層、
８……n+型拡散層。
リ装置の一例を示す縦断面図、第２図はオートド
ーピングの態様を示す縦断面図、第３図ａ〜ｆは
本発明の一実施例である二層ポリシリコン型
MOS半導体メモリ装置の製法を工程順に示す縦
断面図、第４図ａ〜ｂはポリシリコン層における
リン濃度分布を示す図である。 １……ｐ型半導体基板、２……フイールド絶縁
膜、３……第１ゲート絶縁膜、４，４′……第１
のポリシリコン層、５……第２ゲート絶縁膜、６
……層間絶縁膜、７……第２のポリシリコン層、
８……n+型拡散層。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の表面の一部に絶縁膜を介して容
量素子の一電極となる不純物をドープしたポリシ
リコン膜からなる第１の導電膜を形成する工程
と、酸化処理により前記ポリシリコン膜上に第１
の酸化膜を形成すると共に表面が露出する半導体
基板表面に第１の酸化膜よりも薄い第２の酸化膜
を形成する工程と、前記第１の酸化膜上から前記
第２の酸化膜上に延在するトランスフアー
MOSFETのゲート電極となる第２の導電膜を形
成する工程とを有する半導体メモリ装置の製法に
おいて、前記酸化処理前に前記不純物をドープし
たポリシリコン膜表面に不純物をドープしないポ
リシリコン膜を形成し、その後前記酸化処理を施
すことを特徴とする半導体メモリ装置の製法。 ２ 前記ポリシリコン層の形成にあたつては、不
純物をドーブしたポリシリコン層上に、不純物を
ドープしないポリシリコン層を重層して形成する
特許請求の範囲第１項記載の半導体装置の製法。 ３ 不純物としてはリンを用いる特許請求の範囲
第１項記載の半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1976979A JPS55113324A (en) | 1979-02-23 | 1979-02-23 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1976979A JPS55113324A (en) | 1979-02-23 | 1979-02-23 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55113324A JPS55113324A (en) | 1980-09-01 |
| JPS648471B2 true JPS648471B2 (ja) | 1989-02-14 |
Family
ID=12008532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1976979A Granted JPS55113324A (en) | 1979-02-23 | 1979-02-23 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55113324A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58100451A (ja) * | 1981-12-10 | 1983-06-15 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS61198664A (ja) * | 1985-02-27 | 1986-09-03 | Sharp Corp | 半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4915373A (ja) * | 1972-05-18 | 1974-02-09 |
-
1979
- 1979-02-23 JP JP1976979A patent/JPS55113324A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55113324A (en) | 1980-09-01 |
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