JPS648805U - - Google Patents
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- Publication number
- JPS648805U JPS648805U JP10397587U JP10397587U JPS648805U JP S648805 U JPS648805 U JP S648805U JP 10397587 U JP10397587 U JP 10397587U JP 10397587 U JP10397587 U JP 10397587U JP S648805 U JPS648805 U JP S648805U
- Authority
- JP
- Japan
- Prior art keywords
- hole
- path
- conductor
- integrated circuit
- microwave integrated
- Prior art date
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- Pending
Links
- 239000000758 substrate Substances 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 2
- 239000004020 conductor Substances 0.000 claims 4
- 239000003989 dielectric material Substances 0.000 claims 1
Landscapes
- Waveguides (AREA)
- Microwave Amplifiers (AREA)
Description
第１図は本考案のＭＩＣの１実施例の簡略平面
図、第２図は第１図中の―部分の拡大断面図
である。第３図は従来のＭＩＣの簡略平面図であ
る。 １……基板、２，３，４……第１、第２、第３
の導体路、５……接地パターン、６……半導体素
子（チツプ）、１０ａ〜１０ｆ……スルーホール
、１２……分割路。
図、第２図は第１図中の―部分の拡大断面図
である。第３図は従来のＭＩＣの簡略平面図であ
る。 １……基板、２，３，４……第１、第２、第３
の導体路、５……接地パターン、６……半導体素
子（チツプ）、１０ａ〜１０ｆ……スルーホール
、１２……分割路。
Claims (1)
- 誘電体よりなる基板の一面に、第１、第２、第
３の導体路を配設すると共に之等各導電体路に個
別に接続される３個の電極を有する半導体素子を
設置し、前記基板の他面に、前記第３の導体路に
スルーホールを介して接続される接地パターンを
配設してなるマイクロ波集積回路において、前記
スルーホールは前記第３の導体路に沿つて複数個
設けられており、前記第３の導体路はスルーホー
ル上或いは隣接するスルーホール間に横断する分
割路によつて分断されていることを特徴とするマ
イクロ波集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10397587U JPS648805U (ja) | 1987-07-07 | 1987-07-07 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10397587U JPS648805U (ja) | 1987-07-07 | 1987-07-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS648805U true JPS648805U (ja) | 1989-01-18 |
Family
ID=31335281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10397587U Pending JPS648805U (ja) | 1987-07-07 | 1987-07-07 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS648805U (ja) |
-
1987
- 1987-07-07 JP JP10397587U patent/JPS648805U/ja active Pending