KR970077197A - 폴리사이드 구조의 게이트 전극 형성 방법 - Google Patents

폴리사이드 구조의 게이트 전극 형성 방법 Download PDF

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신철호
정상섭
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김광호
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
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Abstract

본 발명은 폴리사이드 구조의 게이트 전극 형성 방법에 관한 것으로, 본 발명에 따른 방법에서는 게이트 절연막이 형성된 반도체 기판상에 1000A 이하의 폴리실리콘층을 형성하는 단계와, 상기 폴리실리콘층상에 실리사이드층을 형성하는 단계와, 상기 실리사이드층상에 캡핑층을 증착하는 단계와, 상기 캡핑층을 선택적으로 제거하는 단계와, 상기 캡핑층을 마스크로 하여 Cl2및 N2를 기본으로 하는 제1에칭 가스를 사용하여 상기 실리사이드층을 에칭하는 단계와, 상기 캡핑층을 마스크로 하여 Cl2및 O2를 기본으로 하는 제2에칭 가스를 사용하여 상기 폴리실리콘층을 에칭하는 단계를 포함하는 것을 특징으로 하는 게이트 전극 형성 방법을 제공한다. 본 발명에 의하면, TiSix층의 측벽에 언더컷이 유발되는 것을 방지할 수 있고, 폴리실리콘층의 박막화되는 경우에도 게이트 산화막에 피트가 형성되는 것을 방지할 수 있다.

Description

폴리사이드 구조의 게이트 전극 형성 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제3도는 본 발명의 바람직한 실시예에 따라 Ti를 이용한 폴리사이드 구조의 게이트 전극을 형성하는 방법을 설명하기 위하여 공정 순서에 따라 순차적으로 도시한 단면도들이다.

Claims (4)

  1. 게이트 절연막이 형성된 반도체 기판상에 1000Å 이하의 폴리실리콘층을 형성하는 단계와, 상기 폴리실리콘층상에 실리사이드층을 형성하는 단계와, 상기 실리사이드층상에 캡핑층을 증착하는 단계와, 상기 캡핑층을 선택적으로 제거하는 단계와, 상기 캡핑층을 마스크로 하여 Cl2및 N2를 기본으로 하는 제1에칭 가스를 사용하여 상기 실리사이드층을 에칭하는 단계와, 상기 캡핑층을 마스크로 하여 Cl2및 O2를 기본으로 하는 제2에칭 가스를 사용하여 상기 폴리실리콘층을 에칭하는 단계를 포함하는 것을 특징으로 하는 게이트 전극 형성 방법.
  2. 제1항에 있어서, 상기 제1에칭 가스는 10∼50부피%의 N2가스를 포함하는 것을 특징으로 하는 게이트 전극 형성 방법.
  3. 제1항에 있어서, 상기 제2에칭 가스는 20∼60부피%의 O2가스를 포함하는 것을 특징으로 하는 게이트 전극 형성 방법.
  4. 산화막이 형성된 반도체 기판상에 1000Å 이하의 폴리실리콘층을 형성하는 단계와, 상기 폴리실리콘층상에 TiN막을 증착하는 단계와, 상기 TiN막상에 실리사이드층을 형성하는 단계와, 상기 실리사이드층상에 캡핑층을 증착하는 단계와, 상기 캡핑층을 선택적으로 제거하는 단계와, 상기 캡핑층을 마스크로 하여 Cl2및 N2를 기본으로 하는 제1에칭 가스를 사용하여 상기 실리사이드층과 상기 TiN막을 순차로 에칭하는 단계와, 상기 캡핑층을 마스크로 하여 Cl2및 O2를 기본으로 하는 제2에칭 가스를 사용하여 상기 폴리실리콘층을 에칭하는 단계를 포함하는 것을 특징으로 하는 게이트 전극 형성 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100559027B1 (ko) * 1998-12-29 2006-06-01 주식회사 하이닉스반도체 반도체 소자의 폴리사이드 배선 형성 방법

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