KR970077239A - 폴리사이드 구조의 게이트 전극 형성 방법 - Google Patents

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Abstract

본 발명은 폴리사이드 구조의 게이트 전극 형성 방법에 관한 것으로, 본 발명에서는 폴리사이드 구조의 게이트 전극을 형성하기 위하여 반도체 기판상에 폴리실리콘층을 형성하는 단계와 상기 폴리실리콘층상에 실리사이드층을 형성하는 단계와, 상기 실리사이드층상에 1000 Å 이하의 두께를 가지는 산화막을 증착하는 단계와, 상기 산화막상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 하여 상기 산화막, 실리사이드층 및 폴리실리콘층을 인-시튜(in-situ)로 에칭하는 단계를 포함한다. 본 발명에 의하면, 단순화 된 공정에 의해 폴리사이드 구조의 게이트 전극을 형성할 수 있다.

Description

폴리사이드 구조의 게이트 전극 형성 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2C도는 본 발명에 의한 폴리사이드 구조의 게이트 전극 형성 방법을 설명하기 위한 단면도들이다.

Claims (2)

  1. 반도체 기판상에 폴리실리콘층을 형성하는 단계와 상기 폴리실리콘층상에 실리사이드층을 형성하는 단계와, 상기 실리사이드층상에 1000A 이하의 두께를 가지는 산화막을 증착하는 단계와, 상기 산화막상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 하여 상기 산화막, 실리사이드층 및 폴리실리콘층을 인-시튜(in-situ)로 에칭하는 단계를 포함하는 것을 특징으로 하는 게이트 전극 형성 방법.
  2. 제1항에 있어서, 상기 산화막, 실리사이드층 및 폴리실리콘층을 인-시튜로 에칭하는 단계는 염소계 가스와 N2가스의 혼합 가스를 포함하는 제1에칭 가스와, 염소계 가스와 O2가스 또는 HBr 가스의 혼합 가스를 포함하는 제2에칭 가스를 이용하는 것을 특징으로 하는 게이트 전극 형성 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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