PL215236B1 - Układ peryferyjny, zwłaszcza do generowania obrazu telewizyjnego - Google Patents

Description

Przedmiotem wynalazku jest układ peryferyjny, zwłaszcza do generowania obrazu telewizyjnego.

Znane z opisu zgłoszenia patentowego PL 167318 urządzenie do generowania obrazów w systemie monitora ekranowego zawiera układ wizyjnego przetwornika cyfrowo-analogowego, do którego wejścia jest dołączona pamięć bufora ramki i procesor, oraz zawiera pamięć przestrzeni sterowania, układ sterowania obrazem nakładanym/podkładanym jest włączony między wyjściem pamięci przestrzeni sterowania i wejściem pamięci palety obrazu nakładanego/podkładanego w układzie wizyjnego przetwornika cyfrowo-analogowego oraz jest dołączony także do wyjść procesora, umożliwia generowanie obrazów wielookienkowych.

Układ peryferyjny, według wynalazku zawierający, układ adresowy, układ pamięci, układ bezpośredniego dostępu do pamięci, układ generatora, układ logiki sterującej generującej przebiegi dla układu adresowego, magistralę dostępu dla uP, układ przetwornika cyfrowo-analogowego, charakteryzuje się tym, że wejście układu adresowego dołączone jest do magistrali dostępu, a wyjście układu adresowego dołączone jest do wejścia adresowego układu pamięci, wyjście danych układu pamięci dołączone jest do wejścia układu przetwornika cyfrowo-analogowego i do pierwszego wejścia bramy wejścia-wyjścia danych układu bezpośredniego dostępu do pamięci, brama wejścia-wyjścia danych układu bezpośredniego dostępu do pamięci drugim wejściem dołączona jest do magistrali dostępu, wejście adresowe układu bezpośredniego dostępu do pamięci dołączone jest poprzez magistralę dostępu do magistrali adresowej uP, a wyjście adresowe układu bezpośredniego dostępu do pamięci dołączone jest do wejścia adresowego pamięci, układ logiki sterującej generuje przebieg udostępniający naprzemiennie dostęp do pamięci układowi adresowemu i układowi bezpośredniego dostępu do pamięci.

W odmianie układu peryferyjnego układ adresowy zawiera licznik i rejestr numeru linii, przy czym licznik zasilany jest przebiegiem o stałej częstotliwości określającym ilość wyświetlanych punktów w linii a rejestr numeru linii zapisywany jest przez uP w oknie czasowym, pod koniec każdej linii generowanego obrazu telewizyjnego.

W fazie dostępu do układu pamięci przez układ adresowy, adres wytwarzany w układzie adresowym na liczniku i rejestrze podawany jest na wejście adresowe układu pamięci, następnie dane z wyjścia układu pamięci podawane są do układu przetwornika cyfrowo-analogowego i w postaci analogowej pojawiają się na wyjściu Uv. W fazie dostępu do układu pamięci przez układ bezpośredniego dostępu do pamięci na wejście adresowe układu pamięci podawany jest adres z magistrali dostępu a brama wejścia-wyjścia układu bezpośredniego dostępu do pamięci umożliwia przesyłanie mikroprocesorowi poprzez magistralę dostępu danych do pamięci i z pamięci, umożliwia to zarówno zapisywanie poszczególnych komórek pamięci obrazu jak i ich odczytywanie, w tej fazie dane nie są podawane na wejście układu przetwornika cyfrowo-analogowego.

W kolejnej odmianie układu peryferyjnego układ adresowy zawiera pierwszy i drugi licznik, przy czym pierwszy licznik zasilany jest przebiegiem o stałej częstotliwości określającym ilość punktów w linii a drugi licznik zasilany jest impulsem korzystnie w każdej, w co drugiej lub w co czwartej linii generowanego obrazu telewizyjnego i pełni funkcję rejestru numeru linii.

W kolejnej odmianie układu peryferyjnego dostęp do układu pamięci poprzez układ adresowy i układ bezpośredniego dostępu do pamięci realizowane są naprzemiennie w cyklach o stałej długości T, takiej że jest ona równa połowie czasu wyświetlania pojedynczego punktu, przy czym minimalny czas dostępu uP do układu pamięci podczas generowanej przez uP operacji zapisu i odczytu jest większy lub równy 3T.

W fazie dostępu do układu pamięci przez układ adresowy, adres wytwarzany w układzie adresowym na pierwszym liczniku i drugim liczniku podawany jest na wejście adresowe układu pamięci, następnie dane z wyjścia układu pamięci podawane są do układu przetwornika cyfrowo-analogowego i w postaci analogowej pojawiają się na wyjściu Uv. W fazie dostępu do układu pamięci przez układ bezpośredniego dostępu do pamięci na wejście adresowe układu pamięci podawany jest adres z magistrali dostępu a brama wejścia-wyjścia układu bezpośredniego dostępu do pamięci umożliwia przesłanie mikroprocesorowi poprzez magistralę dostępu danych do lub z pamięci, umożliwia to wykonanie pojedynczej operacji zapisu lub odczytu w czasie wyświetlenia pojedynczego punktu linii obrazu. Inkrementując drugi licznik, pełniący funkcję rejestru numeru linii, w każdej, w co drugiej lub co czwartej linii uzyskuje się możliwość określenia wysokości punktu na odpowiednio jedną, dwie lub cztery linie, i określa pionową rozdzielczość obrazu.

PL 215 236 B1

Układ peryferyjny według wynalazku umożliwia generowanie obrazu telewizyjnego poprzez udostępnienie zawartości pamięci układowi adresowemu i zapisywanie danych do pamięci obrazu przez mikroprocesor poprzez układ bezpośredniego dostępu do pamięci oraz odczytywanie danych z pamięci. W pierwszej prostszej odmianie układu peryferyjnego dostęp przez układ adresowy jest realizowany przez aktywną część czasu wyświetlania linii telewizyjnej a dostęp przez mikroprocesor realizowany jest w oknie czasowym pod koniec linii, umożliwia to efektywne wyświetlanie obrazu i dostęp do pamięci obrazu przez mikroprocesor 15625 razy w ciągu sekundy. W drugiej odmianie układu peryferyjnego dostęp mikroprocesora do pamięci obrazu jest realizowany w każdym cyklu wyświetlania pojedynczego punktu w linii obrazu co umożliwia przy 64 punktach w linii, milion cykli dostępu w ciągu sekundy przy zachowaniu ciągłości wyświetlania.

Przedmiot wynalazku w przykładach realizacji przedstawiony jest na rysunku na którym fig. 1 przedstawia schemat blokowy układu peryferyjnego, fig. 2 przedstawia przebiegi w pierwszym przykładzie realizacji układu peryferyjnego, fig. 3 przedstawia przebiegi w drugim przykładzie realizacji układu peryferyjnego, fig. 4 przedstawia schemat układu peryferyjnego w pierwszym przykładzie realizacji, fig. 5 przedstawia schemat układu logiki sterującej do układu peryferyjnego w pierwszym przykładzie realizacji, fig. 6 przedstawia układ przetwornika cyfrowo-analogowego do układu peryferyjnego w pierwszym przykładzie realizacji, fig. 7 przedstawia przebiegi generowane w układzie logiki sterującej i generowane sygnały na wyjściu przez układ peryferyjny w pierwszym przykładzie realizacji, fig. 8a przedstawia przebiegi na magistrali bezpośredniego dostępu do pamięci podczas cyklu zapisu i odczytu danych przez uP z układu peryferyjnego w pierwszym przykładzie realizacji, fig. 8b przedstawia przebiegi w układzie peryferyjnym w pierwszym przykładzie realizacji podczas dostępu do pamięci przez układ adresowy, fig. 9 przedstawia schemat układu peryferyjnego w drugim przykładzie realizacji, fig. 10 i fig. 11 przedstawia schemat układu logiki sterującej do układu peryferyjnego w drugim przykładzie realizacji, fig. 12 przedstawia układ przetwornika cyfrowo-analogowego do układu peryferyjnego w drugim przykładzie realizacji, fig. 13 przedstawia przebiegi generowane w układzie logiki sterującej podczas cykli zapisu i odczytu danych przez układ bezpośredniego dostępu do pamięci i podczas cykli odczytu danych z pamięci przez układ adresowy w układzie peryferyjnym w drugim przykładzie realizacji, fig. 14a, fig. 14b, fig. 14c i fig. 15 przedstawia przebiegi w układzie logiki sterującej w zależności od typu generowanej linii i rozdzielczości pionowej, fig. 16 przedstawia rozszerzenie układu logiki sterującej do układu peryferyjnego w pierwszym przykładzie realizacji, fig. 17 i fig. 18 przedstawiają układy testowania układu peryferyjnego w pierwszym przykładzie realizacji, fig. 19 przedstawia układ testowy układu peryferyjnego w drugim przykładzie realizacji.

Układ peryferyjny, przedstawiony na fig. 1, zawiera, układ adresowy 300, układ pamięci 500, układ bezpośredniego dostępu do pamięci 400, układ generatora 100, układ logiki sterującej 200 generującej przebiegi dla układu adresowego 300, magistralę dostępu 700 dla uP, układ przetwornika cyfrowo-analogowego 600. Wejście układu adresowego 300 dołączone jest do magistrali dostępu 700, a wyjście układu adresowego 300 dołączone jest do wejścia adresowego układu pamięci 500, wyjście danych układu pamięci 500 dołączone jest do wejścia układu przetwornika cyfrowo-analogowego 600 i do pierwszego wejścia bramy 400D wejścia-wyjścia danych układu bezpośredniego dostępu do pamięci 400, brama wejścia-wyjścia 400D danych układu bezpośredniego dostępu do pamięci 400 drugim wejściem dołączona jest do magistrali dostępu 700, wejście adresowe 400A układu bezpośredniego dostępu do pamięci 400 dołączone jest poprzez magistralę dostępu 700 do magistrali adresowej uP, a wyjście adresowe układu bezpośredniego dostępu do pamięci 400 dołączone jest do wejścia adresowego pamięci 500, układ logiki sterującej 200 generuje przebieg udostępniający naprzemiennie dostęp do pamięci układowi adresowemu 300 i układowi bezpośredniego dostępu do pamięci 400.

W odmianie układu peryferyjnego układ adresowy 300 zawiera licznik i rejestr numeru linii, licznik zasilany jest przebiegiem o stałej częstotliwości, fig. 2, określającym ilość wyświetlanych punktów w linii a rejestr numeru linii zapisywany jest przez uP w oknie czasowym, pod koniec każdej linii generowanego obrazu telewizyjnego.

W fazie dostępu do układu pamięci 500 przez układ adresowy 300, adres wytwarzany w układzie adresowym 300 na liczniku i rejestrze podawany jest na wejście adresowe układu pamięci 500, następnie dane z wyjścia układu pamięci 500 podawane są do układu przetwornika cyfrowo-analogowego 600 i w postaci analogowej pojawiają się na wyjściu Uv. W fazie dostępu do układu pamięci 500 przez układ bezpośredniego dostępu do pamięci 400 na wejście adresowe układu pamięci 500 podawany jest adres z magistrali dostępu 200 a brama wejścia-wyjścia 400D układu bezpośredniego dostępu do pamięci 400 umożliwia przesyłanie mikroprocesorowi poprzez magistralę dostępu 700

PL 215 236 B1 danych do pamięci 500 i z pamięci 500, umożliwia to zarówno zapisywanie poszczególnych komórek pamięci obrazu jak i ich odczytywanie, w tej fazie dane nie są podawane na wejście układu przetwornika cyfrowo-analogowego 600.

W kolejnej odmianie układu peryferyjnego układ adresowy 300 zawiera pierwszy i drugi licznik, przy czym pierwszy licznik zasilany jest przebiegiem o stałej częstotliwości, fig. 3, określającym ilość punktów w linii a drugi licznik zasilany jest impulsem korzystnie w każdej, w co drugiej lub w co czwartej linii generowanego obrazu telewizyjnego i pełni funkcję rejestru numeru linii. W kolejnej odmianie układu peryferyjnego dostęp do układu pamięci 500 poprzez układ adresowy 300 i układ bezpośredniego dostępu do pamięci 400 realizowane są naprzemiennie w cyklach o stałej długości T, takiej że jest ona równa połowie czasu wyświetlania pojedynczego punktu, minimalny czas dostępu uP do układu pamięci 500 podczas generowanej przez uP operacji zapisu i odczytu jest większy lub równy 3T.

W fazie dostępu do układu pamięci 500 przez układ adresowy 300, adres wytwarzany w układzie adresowym 300 na pierwszym liczniku i drugim liczniku podawany jest na wejście adresowe układu pamięci 500, następnie dane z wyjścia układu pamięci podawane są do układu przetwornika cyfrowo-analogowego 600 i w postaci analogowej pojawiają się na wyjściu Uv. W fazie dostępu do układu pamięci 500 przez układ bezpośredniego dostępu do pamięci 400 na wejście adresowe układu pamięci 500 podawany jest adres z magistrali dostępu 700 a brama wejścia-wyjścia 400D układu bezpośredniego dostępu do pamięci 400 umożliwia przesłanie mikroprocesorowi poprzez magistralę dostępu 700 danych do lub z pamięci 500. umożliwia to wykonanie pojedynczej operacji zapisu lub odczytu w czasie wyświetlenia pojedynczego punktu linii obrazu. Inkrementując w każdej, w co drugiej lub co czwartej linii, drugi licznik układu adresowego 300 pełniący funkcję rejestru numeru linii, uzyskuje się możliwość określenia wysokości punktu na odpowiednio jedną, dwie lub cztery linie, i określa pionową rozdzielczość obrazu.

Układ peryferyjny w pierwszym przykładzie realizacji, przedstawiony jest na fig. 4, i zawiera uP 89C52 710 z rejestrem 711 adresu A0..A7, układ adresowy 300 złożony z ośmiobitowego licznika 310 z trzystanowym buforem 311, i rejestru numeru linii 312 o trzystanowym wyjściu, układ pamięci 510 o pojemności 32KB, układ bezpośredniego dostępu do pamięci 400 złożony z trzystanowego bufora

410 linii adresowych A0..A7, trzystanowego bufora 411 linii adresowych A8..A14, trzystanowej dwukierunkowej bramy wejścia-wyjścia 412 linii danych D0..D7, układu generatora 100 zawierającego wyjście XTAL2 układu mikroprocesora 710 i dzielnik częstotliwości 110, układ logiki sterującej 210 generującej na wyjściu CLK2 sygnał 1,5 MHz dla licznika 310 układu adresowego 300 i sygnał na wyjściach CLK3 i CLK4, o okresie 64 gs, podawany na wejście INT0 i T0 uP 710 w celu synchronizacji cyklu dostępu mikroprocesora do pamięci 510, oraz układ przetwornika cyfrowo-analogowego 600 złożony z rejestru danych 610 i przetwornika 611 zawierającego, fig. 6, przetwornik cyfrowo-analogowy 612 i wzmacniacz wyjściowy 613.

Wejścia licznika 310 i rejestru numeru linii 312 układu adresowego 300 dołączone są do linii adresowych A0..A7 i A8..A14 uP 710, wyjście licznika 310 dołączone jest do wejścia trzystanowego bufora 311, wyjście trzystanowego bufora 311 układu adresowego 300 dołączone jest do wejścia adresowego A0..A7 układu pamięci 510, trzystanowe wyjście rejestru numeru linii 312 układu adresowego 300 dołączone jest do wejścia adresowego A8..A14 układu pamięci 510, wyjście danych D0..D7 układu pamięci 510 dołączone jest do wejścia rejestru danych 610, wyjście rejestru danych 610 dołączone jest do wejścia D0..D7 przetwornika cyfrowo-analogowego 612, wyjście Iout+ przetwornika cyfrowoanalogowego 612 dołączone jest do wejścia odwracającego wzmacniacza wyjściowego 613. Wyjście danych D0..D7 układu pamięci 510 dołączone jest do wejścia MD0..MD7 trzystanowej dwukierunkowej bramy wejścia-wyjścia 412 układu bezpośredniego dostępu do pamięci 400, trzystanowa dwukierunkowa brama wejścia-wyjścia 412 układu bezpośredniego dostępu do pamięci 400 wejściem D0..D7 dołączona jest do magistrali danych D0..D7 uP 710, wejście trzystanowego bufora 410 układu bezpośredniego dostępu do pamięci 400 dołączone jest do linii adresowych A0..A7 uP 710, wyjście trzystanowego bufora 410 układu bezpośredniego dostępu do pamięci 400 dołączone jest do wejścia adresowego A0..A7 układu pamięci 510, wejście trzystanowego bufora 411 układu bezpośredniego dostępu do pamięci 400 dołączone jest do linii adresowych A8..A14 uP 710, wyjście trzystanowego bufora

411 układu bezpośredniego dostępu do pamięci 400 dołączone jest do wejścia adresowego A8..A14 układu pamięci 510.

Układ logiki sterującej 210, fig. 5, zawiera ośmiobitowy licznik złożony z dwóch czterobitowych liczników 211 i 212. dekoder stanu 64, 88, 95 wyjść licznika i dwa przerzutniki 213 i 214. Na wejście licznika 211 podawany jest sygnał CLK1 o f=1,5 MHz, wykryta wartość 64 na wyjściu licznika powoduPL 215 236 B1 je ustawienie wyjścia Q i wyzerowanie wyjścia -Q przerzutnika 213. wykryta wartość 95 powoduje wyzerowanie wyjścia Q i ustawienie wyjścia -Q przerzutnika 213, sygnał z wyjścia -Q przerzutnika 213 jako CLK3 podawany jest na wejście INT0 (710) i wywołuje procedurę obsługi przerwania. Wykryta wartość 88 na wyjściu licznika złożonego z dwóch czterobitowych liczników 211 i 212, powoduje ustawienie wyjścia Q i wyzerowanie wyjścia -Q przerzutnika 214, wykryta wartość 95 powoduje wyzerowanie wyjścia Q i ustawienie wyjścia -Q przerzutnika 214, sygnał z wyjścia -Q przerzutnika 214 jako CLK4 podawany jest na wejście T0 710 i umożliwia dokładną synchronizację dostępu uP do układu pamięci 510, sygnał CLK1 1,5MHz po zsumowaniu logicznym z impulsem bramkującym na wyjściu Q przerzutnika 214 jako CLK2 wykorzystywany jest do inkrementowania licznika 310 układu adresowego 300 podczas fazy 1 cyklu dostępu do pamięci, fig. 2.

Inicjowanie cyklu dostępu do pamięci 510 przez uP 710 odbywa się sygnałem CLK3 a wyznaczenie początku sygnałem CLK4 i jest realizowane przez uP 710 poprzez podanie stanu niskiego na linii A15, powoduje to przejście w stan wysokiej impedancji trzystanowych wyjść bufora 311 i rejestru numeru linii 312 układu adresowego 300 i uaktywnienie wyjść trzystanowych buforów 410 i 411 układu adresowego 400 oraz uaktywnienie trzystanowej dwukierunkowej bramy wejścia-wyjścia 412 w kierunku określonym sygnałami -RD, -WR wytwarzanymi przez uP 710. Ilość przesłań określona jest długością okna czasowego. Ponieważ wytwarzany przez uP 710 adres na liniach A0..A7, A8..A14 jest także zapisywany w liczniku 310 i rejestrze numeru linii 312 niezależnie czy wykonywany jest odczyt czy zapis danych do pamięci 510, licznik 310 musi mieć w tym czasie zablokowany sygnał zegarowy, przesłania muszą kończyć się zapisaniem nowego numeru linii w rejestrze numeru linii 312.

Na fig. 7 przedstawione są przebiegi generowane w układzie logiki sterującej 210 i generowane sygnały na wyjściu Uv. Generowane są cztery typy linii o czasie trwania 64μβ, typ 1 to linia zawierająca tylko sygnał synchronizacji poziomej, typ 3 to linia zawierająca tylko impulsy wyrównawcze, typ 4 to linia zawierająca impuls synchronizacji pionowej, typ 2 to linia zawierająca sygnał synchronizacji poziomej i treść generowanego obrazu. Składa się na nią impuls wygaszania poziomego o czasie trwania 12 ns i poziomie sygnału odpowiadającym poziomowi czerni i umieszczony po środku impuls synchronizacji poziomej o poziomie sygnału 0V, pomiędzy impulsami wygaszania poziomego kolejnych linii znajduje się obszar ok. 52 ns dostępnych do umieszczania treści obrazu, w zrealizowanym układzie wykorzystany jest czas 42,6 με przy wyświetlaniu 64 punktów w linii lub 26,6 μs przy wyświetlaniu 40 punktów w linii. Udostępnianie okna czasowego uP 710 poprzez sygnał CLK3 i CLK4 następuje podczas wyświetlania każdej linii. Wyświetlanych jest 312 linii bez międzyliniowości, 50 razy na sekundę co w przybliżeniu odpowiada wyświetlaniu 625 linii 25 razy na sekundę w trybie z wybieraniem międzyliniowym, pozwala jednak uniknąć efektu migotania i zapewnia wysoką stabilność obrazu. Parametry sygnałów linii obrazu telewizyjnego są podane przez J. Chabłowski, W. Skulimowski w książce pt. Telewizja w pytaniach i odpowiedziach, wydawnictwo WNT, Warszawa 1982.

Sygnał synchronizacji poziomej i pionowej jak również sygnał luminancji wytwarzane są na jednym wyjściu Uv i jako sygnał video podawane na wejście monitora. Program umożliwiający generowanie obrazu dla uP 710 przedstawiony jest w tabeli 1, składa się on z testowania pamięci 510, zapisania pamięci 510 poziomem czerni, zapisania pamięci 510 sygnałami synchronizacji, zapisania pamięci 510 obrazem testowym i uaktywnieniem obsługi przerwania INT0 w trakcie obsługi którego do rejestru numeru linii 312 zapisywany jest numer kolejnej linii do wyświetlenia. Linie przeznaczone do wyświetlania treści obrazu w trybie 64 punkty na 64 punkty to linie od 17 do 273, a w trybie 40 punktów na 40 punktów to linie od 65 do 225, przyjęta wysokość punktu to 4 linie obrazu telewizyjnego a szerokość punktu to 0,666 με.

Program umożliwiający generowanie obrazu i jego modyfikację w czasie wyświetlania przedstawiony jest w tabeli 2, składa się on z testowania pamięci 510, zapisania pamięci 510 poziomem czerni, zapisania pamięci 510 sygnałami synchronizacji, zapisania obszaru pamięci 510 przeznaczonego na wyświetlanie treści obrazu odcieniem szarości o poziomie 32, i uaktywnieniem obsługi przerwania INT0 w trakcie obsługi którego do rejestru numeru linii 312 zapisywany jest numer kolejnej linii do wyświetlenia, realizowane jest także sprawdzenie odbiornika portu transmisji szeregowej. Dane odczytane z portu transmisji szeregowej zapisywane są w zmiennych X, Y, C, wyświetlenie punktu na ekranie poprzedzone jest przekodowaniem ze współrzędnych X,Y na adres w pamięci 510 realizowane jest to w tle gdyż obsługa przerwania INT0 nie może trwać dłużej niż 64 με uwzględniając w tym czas potrzebny na przyjęcie przerwania i jego zakończenie. Przetworzone na adres współrzędne punktu są ponownie, podczas obsługi kolejnego przerwania, udostępniane programowi obsługi przerwania INT0, który dokonuje zapisu w czasie niskiego poziomu sygnału CLK4, po czym zapisuje

PL 215 236 B1 rejestr numeru linii 312 numerem kolejnej linii do wyświetlenia. Dane o współrzędnych punktu i wybranym odcieniu, generowane programem zaprezentowanym w tabeli 3, kompletowane są w trzech przesłaniach łączem RS232, przesłanie współrzędnej Y powoduje jej zapisanie w zmiennej programowej, przesłanie numeru odcienia szarości C powoduje jego zapisanie w zmiennej programowej, przesłanie współrzędnej X powoduje jej zapisanie w zmiennej programowej i uaktywnienie przekodowania w tle ze współrzędnych XY na adres w pamięci 510, możliwe jest także przesłanie nowej współrzędnej X powoduje to wykorzystanie do wyświetlenia nowego punktu poprzednio zapamiętanych wartości Y i C, ułatwia to rysowanie poziomych ciągłych linii ich poziom szarości może być modulowany przesłaniem nowej wartości C.

Wykonywanie dwóch operacji zapisu do pamięci 510 i zapisu do rejestru numeru linii 312 wymaga dłuższego okna czasowego, które rozpoczyna się od ustawienia wyjścia Q i wyzerowania wyjścia -Q przerzutnika 214 po wykryciu wartości 86 na wyjściu ośmiobitowego licznika złożonego z dwóch czterobitowych liczników 211,212. odpowiedni układ logiki sterującej 210 generujący sygnały CLK2, CLK3 i CLK4 zaprezentowany jest na fig. 16.

Operacje zapisu do rejestru numeru linii 312 numerem kolejnej linii do wyświetlenia, co zajmuje uP 710 8 do 10 półmikrosekundowych cykli zegarowych, lub zapisu komórki pamięci 510 wartością poziomu szarości i zapisu rejestru numeru linii 312 numerem kolejnej linii do wyświetlenia co zajmuje uP 710 10 do 12 półmikrosekundowych cykli zegarowych są w trakcie wykonywania obsługi przerwania INT0 wykonywane alternatywnie, implementacja obsługi przerwania umożliwiającej alternatywnie odczyt danych spod wybranego adresu pamięci 510 wymagałaby 11 do 13 półmikrosekundowych cykli zegarowych a więc kolejnego wydłużenia okna czasowego.

W podanym przykładzie realizacji układ peryferyjny umożliwia realizację prostych aplikacji: do rysowania lub gier o niewielkich wymaganiach graficznych, oraz umożliwia prezentację danych np.: nieskomplikowanych napisów i wykresów przesyłanych łączem RS232 i może stanowić uzupełnienie możliwości prostych systemów pomiarowych. W programie zaprezentowanym w tabeli 1 i tabeli 2, rozdzielczość generowanego obrazu testowego 40x40 lub 64x64 określona jest stanem bitów P1.1=0 lub P1.2=0, w momencie inicjalizacji, po stanie RESET uP89C52. Szczegóły dotyczące programowania mikrokontrolerów 89C52 i projektowania systemów mikroprocesorowych z wykorzystaniem 89C52 przedstawione są w książce Jarosława Dolińskiego wydanej w 1993 roku przez wydawnictwo PLJ „Mikrokomputer jednoukładowy Intel 8051”.

Układ peryferyjny w drugim przykładzie realizacji, przedstawiony jest na fig. 9, i zawiera magistralę dostępu 720, układ adresowy 300 złożony z dwóch ośmiobitowych liczników 320 i 321 z trzystanowym buforem 322, układ pamięci 520 o pojemności 64 KB, układ bezpośredniego dostępu do pamięci 400 złożony z rejestru 420 o trzystanowych wyjściach linii adresowych A0..A15, dwóch rejestrów wyjściowego 421 i wejściowego 422 o trzystanowych wyjściach tworzących dwukierunkową bramę wejścia-wyjścia 400D linii danych D0..D7, układ generatora 120 o częstotliwości 16MHz, pierwszy układ logiki sterującej 221, generujący na wyjściu OEDOUT2 sygnał otwarcia wyjść rejestru wyjściowego danych 421, CLKA2 sygnał zapisu adresu A0..A15 z magistrali bezpośredniego dostępu do rejestru 420, CLKDIN2 sygnał zapisu do rejestru wejściowego danych 422, CLKDOUT2 sygnał zapisu do rejestru wyjściowego danych 421, OEDIN2 sygnał otwarcia wyjść rejestru wejściowego danych 422, OEA2 sygnał otwarcia wyjść rejestru 420, OEA1 sygnał otwarcia wyjść trzystanowego bufora 322, CLKDOUT1 sygnał zapisu do rejestru danych 620, OE sygnał odczytu i otwarcia wyjść danych układu pamięci 520, WE sygnał zapisu danych do pamięci 520, INC_LK sygnał inkrementowania ośmiobitowego licznika 320, F1 sygnał zegarowy dla drugiego układu logiki sterującej, drugi układ logiki sterującej 220 generujący na wyjściu SNC sygnał synchronizacji zawierający impulsy synchronizacji poziomej o częstotliwości 15625Hz i impulsy synchronizacji pionowej o częstotliwości 50Hz, INC_LW sygnał inkrementowania ośmiobitowego licznika 321, E sygnał wyznaczający 40 mikrosekundową część aktywną 64 mikrosekundowej linii, RLW sygnał zerowania ośmiobitowego licznika 321 na początku 17 linii obrazu, RLK sygnał zerowania ośmiobitowego licznika 320 na początku każdej z 256 aktywnych linii, zawierających treść generowanego 312 liniowego obrazu, wejście pierwszego układu logiki sterującej 221 stanowi wejście zegarowe F, na które podawany jest sygnał 16 MHz i wejścia - RD i -WR na które podawany jest sygnał odczytu i zapisu generowany poprzez magistralę dostępu 720 przez mikroprocesor, wejście drugiego układu logiki sterującej 220 stanowi wejście zegarowe F1, na które podawany jest sygnał o częstotliwości 250 kHz, oraz zawiera układ przetwornika cyfrowo-analogowego 600 złożony z rejestru danych 620 i przetwornika 621 zawierającego, fig. 12, przetwornik cyfrowo-analogowy 622 i wzmacniacz wyjściowy 623.

PL 215 236 B1

Wejście zegarowe ośmiobitowego licznika 320 stanowiącego rejestr numeru punktu w linii podłączone jest poprzez układ bramkujący 40 ps sygnałem E do sygnału INC_LK o częstotliwości 1 MHz, wejście zegarowe licznika 321 stanowiącego rejestr numeru linii dołączone jest do sygnału INC_LW generowanego w liniach od 18 do 273, wyjście równoległe ośmiobitowego licznika 320 dołączone jest do wejścia A0..A7 bufora 322, wyjście równoległe ośmiobitowego licznika 321 dołączone jest do wejścia A8..A15 bufora 322, wyjście trzystanowego bufora 322 układu adresowego 300 dołączone jest do wejścia adresowego A0..A15 układu pamięci 520, wyjście danych D0..D7 układu pamięci 520 dołączone jest do wejścia rejestru danych 620, wyjście rejestru danych 620 dołączone jest do wejścia D0..D7 przetwornika cyfrowo-analogowego 622, wyjście Iout+ przetwornika cyfrowo-analogowego 622 dołączone jest do wejścia odwracającego wzmacniacza wyjściowego 623, na wejście SNC przetwornika 621 podawany jest sygnał synchronizacji poziomej i pionowej. Wyjście danych D0..D7 układu pamięci 520 dołączone jest do wejścia D0..D7 rejestru wyjściowego 421, układu bezpośredniego dostępu do pamięci 400, wejście danych D0..D7 układu pamięci 520 dołączone jest do wyjścia DQ0..DQ7 rejestru wejściowego 422 układu bezpośredniego dostępu do pamięci 400, trzystanowe wyjście danych rejestru wyjściowego 421 i wejście danych rejestru wejściowego 422 dołączone są poprzez magistralę dostępu 720 do wejścia-wyjścia danych D0..D7 mikroprocesora.

Wejście A0..A15 rejestru 420 układu bezpośredniego dostępu do pamięci 400 dołączone jest poprzez magistralę dostępu 720 do linii adresowych A0..A15 mikroprocesora, trzystanowe wyjście rejestru 420 układu bezpośredniego dostępu do pamięci 400 dołączone jest do wejścia adresowego A0..A15 układu pamięci 520.

Układ logiki sterującej 221, fig. 10, zawiera dzielnik częstotliwości 222, dwa połączone szeregowo czterobitowe liczniki 223 i 224 ośmiowyjściowy dekoder 225 stanu linii QA..QC licznika 223 bramkowany na wejściu -G1 sygnałem zegarowym podawanym na wejście zegarowe licznika 223, przerzutnik 226 wykrywający opadające zbocze sygnału -RD generowanego przez mikroprocesor podłączony poprzez magistralę dostępu 720, przerzutnik 229 wykrywający narastające zbocze sygnału -WR generowanego przez mikroprocesor podłączony poprzez magistralę dostępu 720, przerzutnik 227 synchronizujący cykl odczytu dokonywany przez mikroprocesor z cyklem 5 wewnętrznego ośmiofazowego cyklu generowanego na ośmiowyjściowym dekoderze 225, przerzutnik 230 synchronizujący cykl zapisu dokonywany przez mikroprocesor z cyklem 4 wewnętrznego ośmiofazowego cyklu generowanego na ośmiowyjściowym dekoderze 225, przerzutnik 231 synchronizujący cykl zapisu dokonywany przez mikroprocesor z cyklem 5 wewnętrznego ośmiofazowego cyklu generowanego na ośmiowyjściowym dekoderze 225, przerzutnik 228 ustawiany cyklem nr 0 i zerowany cyklem nr 4 z wewnętrznego ośmiofazowego generatora cykli zrealizowanego na ośmiowyjściowym dekoderze 225, przerzutnik 232 ustawiany cyklem nr 1 i zerowany cyklem nr 4 z wewnętrznego ośmiofazowego generatora cykli zrealizowanego na ośmiowyjściowym dekoderze 225.

Działanie układu zostanie omówione na przykładzie cyklu zapisu i cyklu odczytu danych zaprezentowanym na fig. 13, sygnał 16 MHz podawany na wejście zegarowe F układu logiki sterującej 221 po podzieleniu przez 2 na dzielniku 222 podawany jest na wejście zegarowe czterobitowego licznika 223 następnie z wyjścia równoległego QA..QC podawany jest na ośmiowyjściowy dekoder 225 1 z 8 bramkowany na wejściu -G1 sygnałem podawanym na wejście zegarowe licznika 223 w efekcie na wyjściach Y0..Y8 dekodera 225 pojawiają się kolejno, synchronicznie ze stanem niskim sygnału zegarowego podawanego na wejście licznika 223, impulsy określające fazę wewnętrznego jedno mikrosekundowego cyklu.

Po wykryciu na przerzutniku 226 opadającego zbocza sygnału -RD wyjście Q przerzutnika 226 zostaje ustawione, a w fazie 5 wewnętrznego cyklu zostaje przepisane do przerzutnika 227 narastającym zboczem sygnału Y5. Przerzutnik 226 zostaje w fazie 0 wewnętrznego cyklu wyzerowany sygnałem Y0 jeżeli przerzutnik 227 był ustawiony. Przerzutnik 227 zerowany jest na początku każdego cyklu niskim stanem linii Y0. Przejście ze stanu niskiego do wysokiego wyjścia Q przerzutnika 226 powoduje zatrzaśnięcie w rejestrze 420 adresu A0..A15 podawanego z magistrali dostępu 720, przejście ze stanu wysokiego do stanu niskiego wyjścia -Q przerzutnika 227 powoduje otwarcie sygnałem OE buforów wyjścia danych pamięci 520, stan niski na wyjściu -Q przerzutnika 227 powoduje w fazie 6 cyklu wygenerowanie na wyjściu CLKDOUT2 impulsu zapisującego rejestr wyjściowy 421 sygnał OEDOUT2 otwierający trzystanowe wyjścia rejestru wyjściowego 421 podawany jest bezpośrednio z wyjścia -RD mikroprocesora.

Po wykryciu na przerzutniku 229 narastającego zbocza sygnału -WR wyjście Q przerzutnika 229 zostaje ustawione, w fazie 4 wewnętrznego cyklu zostaje przepisane do przerzutnika 230 narasta8

PL 215 236 B1 jącym zboczem sygnału Y4, a w fazie 5 wewnętrznego cyklu wyjście Q przerzutnika 230 zostaje przepisane do przerzutnika 231 narastającym zboczem sygnału Y5. Przerzutnik 229 zostaje w fazie 0 wewnętrznego cyklu wyzerowany sygnałem Y0 jeżeli przerzutnik 231 był ustawiony, przerzutnik 230 zerowany jest na początku każdego cyklu niskim stanem linii Y0, przerzutnik 231 zerowany jest w każdym cyklu niskim stanem linii Y7. Przejście ze stanu niskiego do wysokiego wyjścia Q przerzutnika 229 powoduje zatrzaśnięcie adresu A0..A15 sygnałem CLKA2 w rejestrze 420 i danych D0..D7 sygnałem CLKDIN2 w rejestrze wejściowym 422 podawanych z magistrali dostępu 720, przejście ze stanu wysokiego do stanu niskiego wyjścia -Q przerzutnika 230 powoduje otwarcie sygnałem OEDIN2 wyjścia danych rejestru wejściowego 422, stan niski na wyjściu -Q przerzutnika 231 trwający od narastającego zbocza sygnału Y5 do poziomu niskiego wyjścia Y7 powoduje wygenerowanie impulsu na wyjściu WE układu logiki sterującej 221 powodującego zapis danych do pamięci 520.

Operacja zapisu do pamięci 520 realizowana jest przez układ logiki sterującej 221 po zakończeniu cyklu zapisu przez mikroprocesor, operacja odczytu z pamięci 520 realizowana jest przez układ logiki sterującej 221 w trakcie trwania cyklu odczytu przez mikroprocesor gdyż przed zakończeniem odczytu narastającym zboczem sygnału -RD dane w rejestrze wyjściowym 421 muszą zostać udostępnione, wymusza to aby cykl odczytu generowany sygnałem -RD trwał nie krócej niż 1,5 ns gdyż musi zawierać co najmniej 1 pełny półmikrosekundowy cykl odczytu.

Sygnał otwierający OEA2 trzystanowe wyjścia rejestru 420 adresu A0..A15 generowany jest naprzemiennie, na przerzutniku 228, z sygnałem otwierającym OEA1 wyjścia rejestru bufora 322. w ten sposób na wejście adresowe pamięci 520 podawany jest od rozpoczęcia cyklu nr 0 do zakończenia cyklu nr 3 adres z wyjścia układu adresowego 300 a od cyklu rozpoczęcia cyklu nr 4 do zakończenia cyklu nr 7 adres z wyjścia układu bezpośredniego dostępu do pamięci 400. Sygnał OE odczytujący pamięć 520 jest także generowany od rozpoczęcia cyklu nr 1 do zakończenia cyklu nr 3, na przerzutniku 232, pozwala to na realizację cyklicznego odczytywania komórek pamięci 520 o adresie określonym przez ośmiobitowe liczniki 320 i 321 układu adresowego 300, sygnał CLKDOUT1 zapisu do rejestru 620 odczytanej danej pobierany jest z wyjścia Y3 dekodera 225, wyjście rejestru danych 620 uaktywniane jest na 40 ns sygnałem E generowanym przez układ logiki sterującej 220, pozwala to na wyświetlenie 40 punktów, w 64 mikrosekundowej, linii każdy trwający 1 |is i równoczesne wykonywanie operacji odczytu lub zapisu do pamięci 520 pomiędzy 4 a 7 fazą wewnętrznego cyklu układu logiki sterującej 221.

Układ logiki sterującej 220, fig. 11, zawiera licznik 233, układ pamięci EEPROM 234, rejestr wyjściowy 235. Sygnał F1 o częstotliwości 250 kHz generowany w układzie logiki sterującej 221 na wyjściu QA licznika 224 podawany jest na wejście zegarowe licznika 233, a zanegowany na wejście zegarowe rejestru 235, sygnał na wyjściu równoległym QL licznika 234 podawany jest na wejście adresowe układu pamięci 234 ustawionej sygnałami -CS=0, -OE=0, -WE=1 w stan odczytu, dane pojawiające się na wyjściu linii danych układu pamięci 234 są zapisywane opadającym zboczem sygnału F1 do rejestru 235. Generowane w ten sposób sygnały SNC, INC_LW, E, RLW, RLK i sygnał resetujący licznik 233 zaprezentowane są na wykresach na fig. 14a,b,c i fig. 15.

Sygnał resetujący licznik 233 generowany jest na zakończenie 312 linii i powoduje przejście do odczytu danych dla wygenerowania 1 linii obrazu.

Przyjęte parametry generowanego obrazu to rozdzielczość pionowa 256 linii w 312 liniowym 50Hz obrazie, szerokość pozioma generowanego obrazu to 40 ns co stanowi wykorzystanie 62,5% szerokości linii, pozostała część to 12 ns impuls wygaszania z impulsem synchronizacji poziomej i 12 ns margines ustawiony na poziomie czerni opornikami na wejściu danych D0..D7 przetwornika cyfrowoanalogowego 622, gdy wyjścia rejestru danych 620, są w czasie trwania impulsu wygaszania poziomego i dodatkowego 12 μs marginesu, w stanie wysokiej impedancji. Możliwe jest zmniejszanie rozdzielczości pionowej poprzez niegenerowanie impulsu INC_LW w każdej zawierającej obraz linii, generowanie co drugą linę powoduje że treść kolejnych dwóch linii jest identyczna, a co czwartą linię powoduje ze treść kolejnych czterech linii jest identyczna, w efekcie uzyskujemy rozdzielczość pionową 128 linii lub 64 linie przy niezmienionych parametrach generowanego 312 liniowego obrazu. Zmianę rozdzielczości poziomej dokonuje się poprzez zmianę częstotliwości podawanej na wejście zegarowe F układu logiki sterującej 221 jednak generowane cykle odczytu i zapisu przez układ logiki sterującej 221 muszą spełniać wymagane przez pamięć 520 wymagania czasowe dotyczące czasu dostępu.

Układ peryferyjny w podanym przykładzie realizacji jest prosty do stosowania gdyż podłączany jest do mikroprocesora liniami adresowymi, danych i sterującymi tak jak zwykły układ pamięci RAM, generowany jest niezależnie bez synchronizacji lub przesyłania sygnałów przez mikroprocesor.

Claims (4)

1. Układ peryferyjny zawiera, układ adresowy, układ pamięci, układ bezpośredniego dostępu do pamięci, układ generatora, układ logiki sterującej generującej przebiegi dla układu adresowego, magistralę dostępu dla uP, układ przetwornika cyfrowo-analogowego, znamienny tym, że wejście układu adresowego (300) dołączone jest do magistrali dostępu (700), a wyjście układu adresowego (300) dołączone jest do wejścia adresowego układu pamięci (500), wyjście danych układu pamięci (500) dołączone jest do wejścia układu przetwornika cyfrowo-analogowego (600) i do pierwszego wejścia bramy (400D) wejścia-wyjścia danych układu bezpośredniego dostępu do pamięci (400), brama wejścia-wyjścia (400D) danych układu bezpośredniego dostępu do pamięci (400) drugim wejściem dołączona jest do magistrali dostępu (700), wejście adresowe (400A) układu bezpośredniego dostępu do pamięci (400) dołączone jest poprzez magistralę dostępu (700) do magistrali adresowej uP, a wyjście adresowe układu bezpośredniego dostępu do pamięci (400) dołączone jest do wejścia adresowego pamięci (500), układ logiki sterującej (200) generuje przebieg udostępniający naprzemiennie dostęp do pamięci układowi adresowemu (300) i układowi bezpośredniego dostępu do pamięci (400).

2. Układ według zastrz. 1, znamienny tym, że układ adresowy (300) zawiera licznik i rejestr numeru linii, przy czym licznik zasilany jest przebiegiem o stałej częstotliwości określającym ilość wyświetlanych punktów w linii a rejestr numeru linii zapisywany jest przez uP w oknie czasowym, pod koniec każdej linii generowanego obrazu telewizyjnego.

3. Układ według zastrz. 1, znamienny tym, że układ adresowy (300) zawiera pierwszy i drugi licznik, przy czym pierwszy licznik zasilany jest przebiegiem o stałej częstotliwości określającym ilość punktów w linii a drugi licznik zasilany jest impulsem w każdej, w co drugiej lub w co czwartej linii generowanego obrazu telewizyjnego i pełni funkcję rejestru numeru linii.

4. Układ według zastrz. 3, znamienny tym, że dostęp do układu pamięci poprzez układ adresowy (300) i układ bezpośredniego dostępu do pamięci (400) realizowane są naprzemiennie w cyklach o stałej długości T, takiej że jest ona równa połowie czasu wyświetlania pojedynczego punktu, przy czym minimalny czas dostępu uP do układu pamięci (500) podczas generowanej przez uP operacji zapisu i odczytu jest większy lub równy 3T.