TWI541981B

TWI541981B - 半導體裝置

Info

Publication number: TWI541981B
Application number: TW100140923A
Authority: TW
Inventors: 齋藤利彥
Original assignee: 半導體能源研究所股份有限公司
Priority date: 2010-11-12
Filing date: 2011-11-09
Publication date: 2016-07-11
Also published as: JP7579928B2; JP2015201251A; JP2012256402A; KR20120051593A; US8797785B2; JP2019135773A; KR101912948B1; KR20180119149A; JP6690039B2; JP2023133409A; JP7003174B2; KR102246116B1; KR102009317B1; JP6503433B2; JP2022031543A; JP5770068B2; KR102171172B1; KR20190095221A; JP2016192578A; TW201232765A

Description

半導體裝置

本發明係關於一種記憶體裝置以及包括該記憶體裝置的半導體裝置。

半導體記憶體裝置(以下，簡稱為記憶體裝置)之一的DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)具有利用電晶體和電容器(以下，也稱為電容器)構成記憶體單元的簡單的結構。因此，因為在DRAM中用來構成記憶體單元的半導體元件的數量比SRAM(Static Random Access Memory：靜態隨機存取記憶體)等的其他記憶體裝置少，所以可以提高每單位面積的儲存容量，從而可以實現低成本化。

但是，雖然DRAM從大容量化的觀點來看優越於其他記憶體裝置，但是為了抑制晶片尺寸的增大並進一步提高LSI的整合度，需要與其他記憶體裝置同樣提高每單位面積的儲存容量。為此，需要縮小記憶體單元的面積，但是當電容器的容量值因面積的縮小化而變小時，各數字值之間的電荷量的差異變小，所以需要增加刷新工作的頻度，而耗電量增加。因此，當提高DRAM的每單位面積的儲存容量時，需要確保電容器中的一定以上的電容值並縮小記憶體單元的面積。

以下專利文獻1公開一種DRAM的結構，其中藉由將不同導電型的電晶體用於第一記憶體單元和第二記憶體單元，將位元線和字線共同化，而縮小記憶體單元的面積。

[專利文獻1]　日本專利申請公開　平第7-312392號公報

因為上述專利文獻1所記載的DRAM需要使用不同導電型的電晶體，所以有與使用一導電型的電晶體的DRAM相比製造製程增加的缺點。另外，難以使具有不同導電型的電晶體的導通電流或臨界值電壓等電晶體特性一致。因此，在很多情況下，資料保持期間或寫入時應該施加到電晶體的電壓等在記憶體單元之間彼此不同。並且，為了使電晶體特性一致，需要精細地控制製程條件或電晶體的佈局等，而製造製程變得煩雜。

鑒於上述課題，本發明的一個實施例的目的之一是提供一種提高每單位面積的儲存容量的記憶體裝置，而不使製程複雜化。或者，本發明的一個實施例的目的之一是提供一種使用如下記憶體裝置的半導體裝置，該記憶體裝置藉由提高每單位面積的儲存容量來可以降低成本並實現小型化或高功能化，而不使製程複雜化。

DRAM所具有的各記憶體單元連接有：將用來控制切換元件的開關的信號供應到記憶體單元的字線；用來進行記憶體單元中的資料的寫入和讀出的位元線；以及用來將共同的電位供應到電容器所具有的一對電極的一方的電容線。本案發明人認為，藉由使字線具有上述電容線的功能，可以縮減單元陣列所具有的佈線的數量。

於是，根據本發明的一個實施例的記憶體裝置使用字線來控制切換元件的開關並將電位供應到電容器。並且，當注目到一個記憶體單元時，用來在該記憶體單元中控制切換元件的開關的字線與用來在該記憶體單元中將電位供應到電容器的字線不同。也就是說，在根據本發明的一個實施例的記憶體單元中，一個字線與一列的記憶體單元的切換元件連接，並與另一列的記憶體單元的電容器連接。

明確而言，根據本發明的一個實施例的記憶體裝置具有多個記憶體單元和多個字線。並且，多個各記憶體單元具有切換元件以及由上述切換元件控制電荷的流入、保持、流出的電容器。並且，作為多個字線中的任兩個字線，一方與切換元件連接，另一方與電容器所具有的一對電極的一方連接。

另外，在根據本發明的一個實施例的記憶體裝置中，用作上述切換元件的電晶體的通道形成區也可以包括其能隙比矽的能隙寬且其本徵載子密度比矽的本徵載子密度低的半導體。作為這種半導體，例如可以舉出具有矽的能隙的2倍以上的大能隙的氧化物半導體、碳化矽、氮化鎵等。具有上述半導體的電晶體與使用一般的矽或鍺等的半導體形成的電晶體相比，可以使截止電流極低。因此，藉由將具有上述結構的電晶體用作用來保持流入到電容器的電荷的切換元件，可以防止電荷從電容器洩漏。

在根據本發明的一個實施例的記憶體裝置中，藉由使字線具有電容線的功能，可以縮減單元陣列所具有的佈線的數量。由此，因為不需要使各記憶體單元中的電晶體的極性彼此不同，所以可以實現能夠提高每單位面積的儲存容量的記憶體裝置，而不使製程複雜化。

另外，在本發明的一個實施例中，可以實現一種使用如下記憶體裝置的半導體裝置，該記憶體裝置藉由提高記憶體裝置的每單位面積的儲存容量，來可以降低成本且實現小型化或高功能化，而不使製程複雜化。

以下，參照圖式對本發明的實施例進行詳細說明。但是，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的宗旨及其範圍下可以被變換為各種形式。因此，本發明不應該被解釋為僅限定在下面所示的實施例所記載的內容中。

另外，在本發明的範疇內包括可以使用記憶體裝置的各種半導體裝置，例如微處理器、影像處理電路、DSP(Digital Signal Processor：數位信號處理器)、微控制器等的積體電路、RF標籤、記憶卡等的儲存媒體、半導體顯示裝置等。另外，在半導體顯示裝置的範疇內包括液晶顯示裝置、在各像素中具有以有機發光元件(OLED)為代表的發光元件的發光裝置、電子紙、DMD(Digital Micromirror Device：數位微鏡裝置)、PDP(Plasma Display Panel：電漿顯示面板)及FED(場致發射顯示器：Field Emission Display)等以及在驅動電路中具有利用半導體膜的電路元件的其他半導體顯示裝置。

實施例1

圖1以電路圖示出根據本發明的一個實施例的記憶體裝置的單元陣列100的結構的一個例子。圖1所示的單元陣列100具有配置為矩陣狀的多個記憶體單元101、多個字線WL以及多個位元線BL。來自驅動電路的信號藉由多個字線WL、多個位元線BL供應到各記憶體單元101。

可以根據記憶體單元101的數量及配置決定字線WL和位元線BL的數量。圖1所示的單元陣列100具有x列y行(x、y都為自然數)的記憶體單元101，並具有字線WL1至WLy、位元線BL1至BLx。

並且，各記憶體單元101具有用作切換元件的電晶體102和電容器103。記憶體單元101根據需要還可以具有電晶體、二極體、電阻元件、電容器、電感器等的電路元件。使用電晶體102的切換元件控制電容器103中的電荷的流入、保持、流出。並且，根據保持在電容器103中的電荷量的差異可以辨別所儲存的資料的數位值。

用作切換元件的電晶體102具有閘極電極、用作主動層的半導體膜、位於閘極電極和半導體膜之間的閘極絕緣膜、以及與半導體膜連接的源極電極及汲極電極。可以利用施加到電晶體102的閘極電極、源極電極、汲極電極的電位控制記憶體裝置的工作。

另外，作為電晶體102的半導體膜，既可以使用氧化物半導體等的寬頻隙半導體，又可以使用非晶、微晶、多晶或單晶的矽、鍺或矽鍺或者單晶碳化矽等的半導體。例如，當將矽用於半導體膜時，可以將矽的單晶半導體基板、利用SOI法形成的矽薄膜、利用氣相生長法形成的矽薄膜等用於上述半導體膜。

作為其能隙寬於矽半導體的能隙，且其本徵載子密度低於矽的本徵載子密度的半導體的一個例子，除了氧化物半導體以外，可以舉出碳化矽(SiC)、氮化鎵(GaN)等的化合物半導體。氧化物半導體具有與碳化矽、氮化鎵等的化合物半導體不同的如下優點，即可以藉由濺射法、濕式法(印刷法等)形成，且量產性高等。此外，碳化矽的製程溫度是大致1500℃，氮化鎵的製程溫度為大致1100℃，但是氧化物半導體膜在室溫下也可以形成。因此，可以在容易以廉價得到的玻璃基板上形成氧化物半導體。此外，也可以在使用不能耐受以1500℃至2000℃的高溫進行的熱處理的半導體的積體電路上層疊使用氧化物半導體的半導體元件。另外，氧化物半導體也可以對應基板的大型化。由此，氧化物半導體尤其具有量產性高於上述碳化矽或氮化鎵等的量產性的優點。此外，在為了提高電晶體的性能(例如，遷移率)要獲得結晶氧化物半導體的情況下，也可以藉由250℃至800℃的熱處理容易獲得結晶氧化物半導體。

另外，藉由減少成為電子給體(施體)的水分或氫等雜質且減少氧缺陷來實現高純度化的氧化物半導體(purified Oxide Semiconductor)是i型(本徵半導體)或無限趨近於i型。因此，使用上述氧化物半導體的電晶體具有截止電流顯著低的特性。明確而言，利用二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)測量的被高純度化的氧化物半導體的氫濃度值為5×10¹⁹/cm³以下，較佳地為5×10¹⁸/cm³以下，更佳地為5×10¹⁷/cm³以下。另外，藉由電爾效應測量可以測量的氧化物半導體膜的載子密度低於1×10¹⁴/cm³，較佳地低於1×10¹²/cm³，更佳地低於1×10¹¹/cm³。此外，氧化物半導體的能隙為2eV以上，較佳地為2.5eV以上，更佳地為3eV以上。藉由使用水分或氫等的雜質濃度充分地降低且氧缺陷降低而被高純度化的氧化物半導體膜，可以降低電晶體的截止電流。

在此，說明氧化物半導體膜中的氫濃度的分析。使用SIMS測量半導體膜中的氫濃度。已知的是：在SIMS分析中，由於其原理而難以獲得樣品表面附近或材質不同的膜的疊層介面附近的準確資料。因此，當使用SIMS分析膜中的厚度方向上的氫濃度分佈時，作為氫濃度採用在對象的膜所存在的範圍中沒有值的極端變動且可以獲得大致一定的值的區域中的平均值。另外，當測定對象的膜的厚度小時，有時因受鄰近的膜內的氫濃度的影響而找不到可以獲得大致一定的值的區域。此時，作為該膜中的氫濃度採用該膜所存在的區域中的氫濃度的最大值或最小值。再者，當在該膜所存在的區域中沒有最大值的峰值、最小值的谷形時，作為氫濃度採用拐點的值。

明確而言，根據各種實驗可以證明將被高純度化的氧化物半導體膜用作主動層的電晶體的截止電流低。例如，通道寬度為1×10⁶μm，且通道長度為10μm的元件也可以在源極電極和汲極電極之間的電壓(汲極電壓)為1V至10V的範圍內獲得截止電流為半導體參數分析儀的測量極限以下，即1×10^-13A以下的特性。在此情況下，可知相當於截止電流除以電晶體的通道寬度的數值的截止電流密度為100zA/μm以下。此外，藉由使用如下電路來測量截止電流密度，在該電路中電容器與電晶體彼此連接且由該電晶體控制流入到電容器或從電容器流出的電荷。在該測量時，將被高純度化的氧化物半導體膜用於通道形成區，且根據電容器的每單位時間的電荷量推移測量該電晶體的截止電流密度。其結果是，可知：當電晶體的源極電極和汲極電極之間的電壓為3V時，可以獲得更低的截止電流密度，即幾十yA/μm。由此，以被高純度化的氧化物半導體膜為主動層的電晶體的截止電流比使用具有晶性的矽的電晶體的截止電流顯著低。

此外，在沒有特別的說明的情況下，在n通道型電晶體中，本說明書所述的截止電流是指在使汲極電極的電位高於源極電極及閘極電極的電位的狀態下，當以源極電極的電位為標準時的閘極電極的電位為0以下時，流過源極電極和汲極電極之間的電流。或者，在p通道型電晶體中，本說明書所述的截止電流是指在使汲極電極的電位低於源極電極及閘極電極的電位的狀態下，當以源極電極的電位為標準時的閘極電極的電位為0以上時，流過源極電極和汲極電極之間的電流。

另外，較佳的是，這裏使用的氧化物半導體至少包含銦(In)或鋅(Zn)。尤其是，包含In和Zn較佳。另外，除了上述元素以外，還具有鎵(Ga)作為穩定劑(stabilizer)較佳，該穩定劑用來減小使用該氧化物半導體的電晶體的電特性偏差。另外，較佳的是，作為穩定劑具有錫(Sn)。另外，作為穩定劑具有鉿(Hf)較佳。另外，作為穩定劑具有鋁(Al)較佳。

另外，作為其他穩定劑，可以具有鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鑥(Lu)中的一種或多種。

例如，作為氧化物半導體，可以使用：氧化銦、氧化錫、氧化鋅；二元金屬氧化物的In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物；三元金屬氧化物的In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；四元金屬氧化物的In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。

這裏，例如In-Ga-Zn類氧化物是指作為主要成分具有In、Ga 和 Zn的氧化物，對In、Ga、Zn的比率沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。

另外，作為氧化物半導體，可以使用由InMO₃(ZnO)_m(m>0且m不是整數)表示的材料。這裏，M表示選自Ga、Fe、Mn和Co中的一種金屬元素或多種金屬元素。另外，作為氧化物半導體，也可以使用由In₂SnO₅(ZnO)_n(n>0且n是整數)表示的材料。

例如，可以使用其原子數比為In:Ga:Zn=1:1:1(=1/3:1/3:1/3)或In:Ga:Zn=2:2:1(=2/5:2/5:1/5)的In-Ga-Zn類氧化物或具有其組成的近旁的組成的氧化物。或者，也可以使用其原子數比為In:Sn:Zn=1:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/6:1/2)或In:Sn:Zn=2:1:5(=1/4:1/8:5/8)的In-Sn-Zn類氧化物或具有其組成的近旁的組成的氧化物。

但是，不侷限於上述材料，根據所需要的半導體特性(遷移率、臨界值、偏差等)可以使用適當的組成的材料。另外，為了獲得所需要的半導體特性，較佳的是，適當地設定載子密度、雜質濃度、缺陷密度、金屬元素與氧的原子數比、原子間接合距離、密度等的條件。

例如，使用In-Sn-Zn類氧化物可以較容易獲得較高的遷移率。但是，當使用In-Ga-Zn類氧化物時也可以藉由減小塊內缺陷密度來提高遷移率。

在此，例如In、Ga、Zn的原子數比為In:Ga:Zn=a:b:c(a+b+c=1)的氧化物的組成在原子數比為In:Ga:Zn=A:B:C(A+B+C=1)的氧化物的組成的近旁是指a、b、c滿足(a-A)²+(b-B)²+(c-C)² r²的狀態，r例如可以為0.05。其他氧化物也是同樣的。

氧化物半導體既可以為單晶又可以為非單晶。在後者的情況下，可以為非晶或多晶。另外，也可以利用在非晶體中含有具有結晶性的部分的結構或非非晶結構。

非晶態的氧化物半導體可以較容易形成平坦的表面，因此當使用該非晶態的氧化物半導體形成電晶體時，可以減小介面散射而較容易實現較高的遷移率。

另外，當利用具有結晶性的氧化物半導體時，可以進一步減小塊內缺陷，並藉由提高表面的平坦性可以獲得比非晶態的氧化物半導體更高的遷移率。為了提高表面的平坦性，較佳的是，在平坦的表面上形成氧化物半導體。具體來說，較佳的是，在平均面粗糙度(Ra)為1nm以下，較佳地為0.3nm以下，更佳地為0.1nm以下的表面上形成氧化物半導體。

在此，Ra是為了可以應用於面而將在JIS B0601中定義的中心線平均粗糙度擴大為三維來得到的值，可以將Ra表示為“將從基準面到指定面的偏差的絕對值平均來得到的值”，並且Ra以如下算式1定義。

[算式1]

另外，在上述式中，S₀表示測定面(由座標(x₁,y₁)(x₁,y₂)(x₂,y₁)(x₂,y₂)表示的四個點圍繞的長方形的區域)的面積，Z₀表示測定面的平均高度。藉由利用原子力顯微鏡(AFM：Atomic Force Microscope)可以評價Ra。

另外，說明包含一種結晶(CAAC：C Axis Aligned Crystal：c軸取向結晶)的氧化物，該結晶進行c軸取向，並且在從ab面、表面或介面的方向看時具有三角形狀或六角形狀的原子排列，在從與c軸垂直的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀，而在ab面上a軸或b軸的方向不同(即，以c軸為中心回轉)。

從更廣義來理解，含有CAAC的氧化物是指非單晶，並是指包括如下相的氧化物，在該相中在從垂直於ab面的方向看時具有三角形狀、六角形狀、正三角形狀或正六角形狀的原子排列，並且從垂直於c軸方向的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。

雖然CAAC不是單晶，但是也不只由非晶形成。另外，雖然CAAC包括晶化部分(結晶部分)，但是有時不能明確辨別一個結晶部分與其他結晶部分的邊界。

當CAAC包含氧時，也可以用氮取代氧的一部分。另外，構成CAAC的各結晶部分的c軸也可以在固定的方向上(例如，垂直於支撐CAAC的基板面或CAAC的表面等的方向)一致。或者，構成CAAC的各結晶部分的ab面的法線也可以朝向固定的方向(例如，垂直於支撐CAAC的基板面或CAAC的表面等的方向)。

CAAC根據其組成等而成為導體、半導體或絕緣體。另外，CAAC根據其組成等而具有對可見光的透明性或不具有對可見光的透明性。

作為上述CAAC的例子，也可以舉出一種結晶，該結晶被形成為膜狀，並且在該結晶中在從垂直於膜表面或所支撐的基板面的方向觀察時確認到三角形或六角形的原子排列，並且在觀察其膜剖面時確認到金屬原子或金屬原子及氧原子(或氮原子)的層狀排列。

以下，參照圖15A至圖17C詳細說明包括在CAAC中的結晶結構的一個例子。另外，在沒有特別的說明時，在圖15A至圖17C中，以垂直方向為c軸方向，並以與c軸方向正交的面為ab面。另外，在只說“上一半”或“下一半”時，其是指以ab面為邊界時的上一半或下一半。

圖15A示出具有一個六配位In以及靠近In的六個四配位氧原子(以下稱為四配位O)的結構。這裏，將對於一個金屬原子只示出靠近其的氧原子的結構稱為小組。雖然圖15A所示的結構採用八面體結構，但是為了容易理解示出平面結構。另外，在圖15A的上一半及下一半中分別具有三個四配位O。圖15A所示的小組的電荷為0。

圖15B示出具有一個五配位Ga、靠近Ga的三個三配位氧原子(以下稱為三配位O)以及靠近Ga的兩個四配位O的結構。三配位O都存在於ab面上。在圖15B的上一半及下一半分別具有一個四配位O。另外，因為In也採用五配位，所以也有可能採用圖15B所示的結構。圖15B所示的小組的電荷為0。

圖15C示出具有一個四配位Zn以及靠近Zn的四個四配位O的結構。在圖15C的上一半具有一個四配位O，並且在下一半具有三個四配位O。或者，也可以在圖15C的上一半具有三個四配位O，並且在下一半具有一個四配位O。圖15C所示的小組的電荷為0。

圖15D示出具有一個六配位Sn以及靠近Sn的六個四配位O的結構。在圖15D的上一半具有三個四配位O，並且在下一半具有三個四配位O。圖15D所示的小組的電荷為+1。

圖15E示出包括兩個Zn的小組。在圖15E的上一半具有一個四配位O，並且在下一半具有一個四配位O。圖15E所示的小組的電荷為-1。

在此，將多個小組的集合體稱為中組，而將多個中組的集合體稱為大組(也稱為單元元件)。

這裏，說明這些小組彼此接合的規則。圖15A所示的六配位In的上一半的三個O在下方向上分別具有三個靠近的In，而In的下一半的三個O在上方向上分別具有三個靠近的In。五配位Ga的上一半的一個O在下方向上具有一個靠近的Ga，而Ga的下一半的一個O在上方向上具有一個靠近的Ga。四配位Zn的上一半的一個O在下方向上具有一個靠近的Zn，而Zn的下一半的三個O在上方向上分別具有三個靠近的Zn。像這樣，金屬原子的上方向上的四配位O的個數與位於該O的下方向上的靠近的金屬原子的個數相等。與此同樣，金屬原子的下方向的四配位O的個數與位於該O的上方向上的靠近的金屬原子的個數相等。因為O為四配位，所以位於下方向上的靠近的金屬原子的個數和位於上方向上的靠近的金屬原子的個數的總和成為4。因此，在位於一金屬原子的上方向上的四配位O的個數和位於另一金屬原子的下方向上的四配位O的個數的總和為4時，具有金屬原子的兩種小組可以彼此接合。例如，在六配位金屬原子(In或Sn)藉由下一半的四配位O接合時，因為四配位O的個數為3，所以其與五配位金屬原子(Ga或In)或四配位金屬原子(Zn)中的任何一種接合。

具有這些配位數的金屬原子在c軸方向上藉由四配位O接合。另外，除此以外，以使層結構的總和電荷成為0的方式使多個小組接合而構成中組。

圖16A示出構成In-Sn-Zn類氧化物的層結構的中組的模型圖。圖16B示出由三個中組構成的大組。另外，圖16C示出從c軸方向上觀察圖16B的層結構時的原子排列。

在圖16A中，為了容易理解，省略三配位O，關於四配位O只示出其個數，例如，以表示Sn的上一半及下一半分別具有三個四配位O。與此同樣，在圖16A中，以表示In的上一半及下一半分別具有一個四配位O。與此同樣，在圖16A中示出：下一半具有一個四配位O而上一半具有三個四配位O的Zn；以及上一半具有一個四配位O而下一半具有三個四配位O的Zn。

在圖16A中，構成In-Sn-Zn類氧化物的層結構的中組具有如下結構：在從上面按順序說明時，上一半及下一半分別具有三個四配位O的Sn與上一半及下一半分別具有一個四配位O的In接合；該In與上一半具有三個四配位O的Zn接合；藉由該Zn的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合；該In與上一半具有一個四配位O的由兩個Zn構成的小組接合；藉由該小組的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的Sn接合。多個上述中組彼此接合而構成大組。

這裏，三配位O及四配位O的每一個接合的電荷分別可以被認為是-0.667及-0.5。例如，In(六配位或五配位)、Zn(四配位)以及Sn(五配位或六配位)的電荷分別為+3、+2以及+4。因此，包含Sn的小組的電荷為+1。因此，為了形成包含Sn的層結構，需要消除電荷+1的電荷-1。作為具有電荷-1的結構，可以舉出圖15E所示的包含兩個Zn的小組。例如，因為如果對於一個包含Sn的小組有一個包含兩個Zn的小組則電荷被消除，而可以使層結構的總電荷為0。

明確而言，藉由反復圖16B所示的大組來可以得到In-Sn-Zn類氧化物的結晶(In₂SnZn₃O₈)。注意，可以得到的In-Sn-Zn類氧化物的層結構可以由組成式In₂SnZn₂O₇(ZnO)_m(m是0或自然數)表示。

此外，使用如下材料時也與上述相同：四元金屬氧化物的In-Sn-Ga-Zn類氧化物；三元金屬氧化物的In-Ga-Zn類氧化物(也表示為IGZO)、In-Al-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；二元金屬氧化物的In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物等。

例如，圖17A示出構成In-Ga-Zn類氧化物的層結構的中組的模型圖。

在圖17A中，構成In-Ga-Zn類氧化物的層結構的中組具有如下結構：在從上面按順序說明時，上一半和下一半分別具有三個四配位O的In與上一半具有一個四配位的O的Zn接合；藉由該Zn的下一半的三個四配位O與上一半及下一半分別具有一個四配位O的Ga接合；藉由該Ga的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合。多個上述中組彼此接合而構成大組。

圖17B示出由三個中組構成的大組。另外，圖17C示出從c軸方向上觀察圖17B的層結構時的原子排列。

在此，因為In(六配位或五配位)、Zn(四配位)、Ga(五配位)的電荷分別是+3、+2、+3，所以包含In、Zn及Ga中的任一個的小組的電荷為0。因此，組合這些小組而成的中組的總電荷一直為0。

此外，構成In-Ga-Zn類氧化物的層結構的中組不侷限於圖17A所示的中組，而有可能是組合In、Ga、Zn的排列不同的中組而成的大組。

此外，電晶體所具有的源極端子及汲極端子的名稱根據電晶體的極性及施加到各電極的電位的高低互相調換。一般而言，在n通道型電晶體中，將被施加低電位的電極稱為源極端子，而將被施加高電位的電極稱為汲極端子。另外，在p通道型電晶體中，將被施加低電位的電極稱為汲極端子，而將被施加高電位的電極稱為源極端子。下面，將源極端子和汲極端子中的任一方稱為第一端子，將另一方稱為第二端子，對記憶體單元101所具有的電晶體102、電容器103的連接關係進行說明。

另外，電晶體的源極端子是指作為主動層的一部分的源極區或與主動層連接的源極電極。同樣地，電晶體的汲極端子是指作為主動層的一部分的汲極區或與主動層連接的汲極電極。

注意，在本說明書中，連接是指電連接，並相當於能夠供應或傳送電流、電壓或電位的狀態。因此，連接狀態不一定必須是指直接連接的狀態，而在連接狀態的範疇內還包括以能夠供應或傳送電流、電壓或電位的方式藉由佈線、導電膜、電阻器、二極體、電晶體等的元件間接連接的狀態。

此外，即使在電路圖上獨立的構成要素彼此連接，在實際上也有時一個導電膜具有多個構成要素的功能，例如佈線的一部分還用作電極等。在本說明書中的連接的範疇內也包括一個導電膜具有多個構成要素的功能的上述情況。

在圖1所示的記憶體單元101中，電晶體102的閘極電極與一個字線WL連接。另外，電晶體102的第一端子與一個位元線BL連接，並且第二端子與電容器103的一方的電極連接。並且，電容器103的另一方的電極連接到與上述一個字線不同的另一個字線WL。

明確而言，在圖1所示的單元陣列100中，在第一列一行記憶體單元101中，電晶體102的閘極電極與字線WL1連接。另外，電晶體102的第一端子與位元線BL1連接，第二端子與電容器103的一方的電極連接。並且，電容器103的另一方的電極與字線WL2連接。

另外，在圖1所示的單元陣列100中，在第y列的各記憶體單元101中，電容器103的另一方的電極與電容線CL連接。

另外，雖然圖1所示的單元陣列例示任意的記憶體單元101與鄰近的兩個字線連接的情況，但是本發明的一個實施例不侷限於此。與任意的記憶體單元101連接的兩個字線也可以彼此分離。

另外，雖然圖1示出記憶體單元101只具有一個用作切換元件的電晶體102的結構，但是，本發明不限於此。在本發明的一個實施例中，只要在各記憶體單元中至少設置有一個用作切換元件的電晶體即可，而上述電晶體的數量也可以為複數。當記憶體單元101包括具有多個電晶體的切換元件時，上述多個電晶體既可以並聯連接，又可以串聯連接，還可以組合並聯與串聯連接。

注意，在本說明書中，電晶體串聯連接的狀態例如是指第一電晶體的第一端子和第二端子中的任一方連接到第二電晶體的第一端子和第二端子中的任一方的狀態。另外，電晶體並聯連接的狀態是指第一電晶體的第一端子連接到第二電晶體的第一端子，且第一電晶體的第二端子連接到第二電晶體的第二端子的狀態。

接著，以圖1所示的單元陣列100為例子，對根據本發明的一個實施例的記憶體裝置的工作進行說明。圖1所示的單元陣列的工作在寫入資料的寫入期間Ta、保持資料的保持期間Ts、讀出資料的讀出期間Tr彼此不同。圖4作為一個例子示出在上述各期間施加到單元陣列100的電位的時序圖。

另外，在圖4中以如下情況為例子，在該情況中，在第i列j行記憶體單元101、第i列j+1行記憶體單元101、第i+1列j行記憶體單元101、第i+1列j+1行記憶體單元101中，進行資料的寫入、保持、讀出。上述四個記憶體單元101包括在x列y行記憶體單元101中。

首先，對寫入期間Ta中的單元陣列100的工作進行說明。按每個列寫入資料。在圖4的例示中，先對第i列j行記憶體單元101及第i列j+1行記憶體單元101寫入資料，然後對第i+1列j行記憶體單元101及第i+1列j+1行記憶體單元101寫入資料。

首先，選擇與進行寫入的第i列記憶體單元101連接的字線WLi。明確而言，在圖4中，對字線WLi施加高位準的電位VH，並且對包括字線WLi+1的字線WLi以外的字線施加接地電位GND。由此，只有其閘極電極與字線WLi連接的電晶體102選擇性地成為導通。

並且，在選擇字線WLi的期間，對位元線BLj、位元線BLj+1施加包括資料的信號的電位。當然，施加到位元線BLj、位元線BLj+1的電位的位準根據資料的內容而變化。在圖4的例示中，對位元線BLj施加高位準的電位VDD並對位元線BLj+1施加接地電位GND。施加到位元線BLj、BLj+1的電位藉由導通狀態的電晶體102被施加到電容器103所具有的電極的一方。

另外，電位VH與電位VDD相同或高於電位VDD。明確而言，電位VH與電位VDD的差異與電晶體102的臨界值電壓相同或大於電晶體102的臨界值電壓。

圖2A示意性地示出對第i列記憶體單元101寫入資料時的各記憶體單元101的工作。如圖2A所示，當以電晶體102的第二端子與電容器103所具有的電極的一方連接的節點為節點FG時，節點FG的電位根據上述電位在第i列j行記憶體單元101中成為電位VDD，而在第i列j+1行記憶體單元101中成為接地電位GND。並且，藉由根據節點FG的電位控制流入到電容器103的電荷量，對第i列j行記憶體單元101和第i列j+1行記憶體單元101寫入資料。

接著，對字線WLi施加接地電位GND。由此，其閘極電極與字線WLi連接的電晶體102成為截止，而在電容器103中保持電荷。

另外，在作為電晶體102的半導體膜使用氧化物半導體時，電晶體102具有截止電流極低的特性。因此，保持在電容器103中的電荷不容易洩漏，並且與作為電晶體102使用矽等的半導體相比，可以在長期間保持資料。

接著，選擇與進行寫入的第i+1列的記憶體單元101的字線WLi+1。明確而言，在圖4中，對字線WLi+1施加高位準的電位VH，並且對包括字線WLi的字線WLi+1以外的字線施加接地電位GND。由此，只有其閘極電極與字線WLi+1連接的電晶體102選擇性地成為導通。

並且，在選擇字線WLi+1的期間，對位元線BLj、位元線BLj+1施加包括資料的信號的電位。當然，施加到位元線BLj、位元線BLj+1的電位的位準根據資料的內容而變化。在圖4的例示中，對位元線BLj施加接地電位GND並對位元線BLj+1施加高位準的電位VDD。施加到BLj、位元線BLj+1的電位藉由導通狀態的電晶體102被施加到電容器103所具有的電極的一方。圖2B示意性地示出對第i+1行的記憶體單元101寫入資料時的各記憶體單元101的工作。如圖2B所示，節點FG的電位根據上述電位在第i+1列j行記憶體單元101中成為接地電位GND，而在第i+1列j+1行記憶體單元101中成為電位VDD。並且，藉由根據節點FG的電位控制流入到電容器103的電荷量，對第i+1列j行記憶體單元101和第i+1列j+1行記憶體單元101寫入資料。

另外，在圖1所示的單元陣列100中，字線WLi+1不僅與第i+1列的記憶體單元101連接，而且還與第i列的記憶體單元101連接。明確而言，字線WLi+1與第i列的記憶體單元101所具有的電容器103的另一方的電極連接。雖然電容器103的另一方的電極在選擇字線WLi的期間被施加接地電位GND，但是如圖2B所示在選擇字線WLi+1的期間被施加電位VH。並且，因為電容器103所具有的一對電極的電位差根據電荷守恆定律被保持，所以在選擇字線WLi+1的期間，電位VH與接地電位GND的差異被施加到第i列的記憶體單元101中的節點FG。其結果，第i列j行記憶體單元101中的節點FG的電位成為電位VDD+VH，並且第i列j+1行記憶體單元101中的節點FG的電位成為電位VH。

接著，對字線WLi+1施加接地電位GND。由此，其閘極電極與字線WLi+1連接的電晶體102成為截止，而在電容器103中保持電荷。另外，因為電容器103所具有的一對電極的電位差根據電荷守恆定律被保持，所以當對字線WLi+1施加接地電位GND時，第i列j行記憶體單元101中的節點FG成為電位VDD，而第i列j+1行記憶體單元101中的節點FG成為接地電位GND。

另外，為了防止對記憶體單元101寫入錯誤資料，較佳的是，在選擇各字線WL之後停止對位元線BL供應包括資料的電位。

接著，對資料保持期間Ts中的單元陣列100的工作進行說明。

在保持期間Ts，對所有字線WL施加使電晶體102成為截止的位準的電位，明確而言為接地電位GND。圖3A示意性地示出在第i列記憶體單元101和第i+1列記憶體單元101中保持資料時的各記憶體單元101的工作。如圖3A所示，在保持流入到電容器103的電荷的期間，保持資料。

接著，對資料讀出期間Tr中的單元陣列100的工作進行說明。

首先，在讀出期間Tr，對與進行讀出的記憶體單元101連接的位元線BL施加高位準電位VR。明確而言，在圖4中，對與第j行記憶體單元101連接的位元線BLj和與第j+1行記憶體單元101連接的位元線BLj+1施加高位準電位VR。另外，電位VR與電位VDD相同或低於電位VDD且高於接地電位GND。並且，在施加電位VR之後，使位元線BLj和位元線BLj+1都處於浮動狀態。

接著，選擇與進行讀出的第i列記憶體單元101連接的字線WLi。明確而言，在圖4中，對字線WLi施加高位準的電位VH，並且對包括字線WLi+1的字線WLi以外的字線施加接地電位GND。由此，只有其閘極電極與字線WLi連接的電晶體102選擇性地成為導通。

當電晶體102成為導通時，保持在電容器103中的電荷流出到進行讀出的位元線BL或者來自進行讀出的位元線BL的電荷流入到電容器103。上述工作由保持期間中的節點FG的電位決定。

圖3B示意性地示出在第i列的記憶體單元101中讀出資料時的各記憶體單元101的工作。明確而言，在圖4所示的時序圖的情況下，在讀出之前的保持期間，第i列j行記憶體單元101中的節點FG的電位為電位VDD。因此，如圖3B所示，當在讀出期間電晶體102成為導通時，電荷從第i列j行記憶體單元101中的電容器103流出到位元線BLj，所以位元線BLj的電位變高而成為電位VR+α。另外，在讀出之前的保持期間，第i列j+1行記憶體單元101中的節點FG的電位為接地電位GND。因此，當在讀出期間電晶體102成為導通時，來自位元線BLj+1的電荷流入到第i列j+1行記憶體單元101中的電容器103，因此位元線BLj+1的電位變低而成為電位VR-β。

因此，位元線BLj、BLj+1的電位成為根據保持在第i列j行記憶體單元101和第i列j+1行記憶體單元101的電容器103中的電荷量的位準的電位。並且，藉由根據上述電位讀出電荷量的差異，可以從第i列j行記憶體單元101和第i列j+1行記憶體單元101讀出資料。

接著，在從第i列j行記憶體單元101和第i列j+1行記憶體單元101讀出資料之後，再對位元線BLj及位元線BLj+1施加高位準的電位VR，然後使位元線BLj及位元線BLj+1處於浮動狀態。

並且，選擇與進行讀出的第i行記憶體單元101連接的字線WLi+1。明確而言，在圖4中，對字線WLi+1施加高位準的電位VH，並且對包括字線WLi的字線WLi+1以外的字線施加接地電位GND。由此，只有其閘極電極與字線WLi+1連接的電晶體102選擇性地成為導通。

明確而言，在圖4所示的時序圖的情況下，在讀出之前的保持期間，第i+1列j行記憶體單元101中的節點FG的電位為接地電位GND。因此，當在讀出期間電晶體102成為導通時，來自位元線BLj的電荷流入到第i+1列j行記憶體單元101中的電容器103，所以位元線BLj的電位變低而成為電位VR-β。另外，在讀出之前的保持期間，第i+1列j+1行記憶體單元101中的節點FG的電位為電位VDD。因此，當在讀出期間電晶體102成為導通時，電荷從第i+1列j+1行記憶體單元101中的電容器103流出到位元線BLj+1，所以位元線BLj+1的電位變高而成為電位VR+α。

因此，位元線BLj、BLj+1的電位成為根據保持在第i+1列j行記憶體單元101和第i+1列j+1行記憶體單元101的電容器103中的電荷量的位準的電位。並且，藉由從上述電位讀出電荷量的差異，可以從第i+1列j行記憶體單元101和第i+1列j+1行記憶體單元101讀出資料。

另外，各位元線BL的端部與讀出電路連接，並且讀出電路的輸出信號包括從單元陣列100讀出的資料。

雖然在本實施例中以鄰近的四個記憶體單元101為例子對寫入、保持、讀出的各工作進行說明，但是本發明的一個實施例不侷限於該結構。可以在被指定的任意位址的記憶體單元101中進行上述工作。

另外，在上述所有期間將電容線CL保持為接地電位GND等的固定的電位。

另外，在本發明的一個實施例所示的記憶體裝置中，一個字線與一列的記憶體單元的切換元件連接，並與另一列的記憶體單元的電容器連接。因此，可以減少與記憶體單元連接的佈線的數量。但是，如上所述，當選擇連接到電容器的字線時，節點FG的電位隨著上述字線的電位的上升而變高。例如，在當對第i+1列寫入資料之前已對節點FG施加了高位準的電位VDD的情況下，如圖2B所示，在第i列j行記憶體單元101中節點FG的電位隨著字線WLi+1的電位上升而變成VDD+VH。因此，在第i列j行記憶體單元101所具有的電晶體102中，因為源極端子與汲極端子間的電位差變大，所以截止電流容易變大。因此，為了使電晶體102的截止電流極小，較佳的是，將如氧化物半導體等的寬頻隙半導體用於電晶體102的半導體膜。藉由使電晶體102的截止電流極小，即使源極端子與汲極端子之間的電位差大也可以防止電荷從記憶體單元101流出，確保資料保持期間。

接著，對各記憶體單元101的具體結構的一個例子進行說明。

圖5A示出將圖1所示的單元陣列100的一部分放大的俯視圖。另外，圖5B示出沿圖5A的虛線A1-A2的剖面圖。在圖5A和圖5B中，在具有絕緣表面的基板104上形成有電晶體102和電容器103。

並且，電晶體102在具有絕緣表面的基板104上具有：半導體膜105；半導體膜105上的用作源極電極或汲極電極的導電膜106及導電膜107；半導體膜105、導電膜106及導電膜107上的絕緣膜108；以及設置在隔著絕緣膜108重疊於半導體膜105的位置上的用作閘極電極的導電膜109。再者，電晶體102也可以作為其構成要素包括覆蓋導電膜109的絕緣膜110。圖5A、圖5B所示的電晶體102具有頂閘型頂接觸結構。

另外，電容器103具有：形成在具有絕緣表面的基板104上的導電膜107；導電膜107上的絕緣膜108；以及隔著絕緣膜108重疊於導電膜107的導電膜111。導電膜107與絕緣膜108與導電膜111重疊的部分用作電容器103。

另外，導電膜106用作電晶體102的源極電極或汲極電極，並還用作位元線。導電膜109用作電晶體102的閘極電極，並還用作字線。導電膜107用作電晶體102的源極電極或汲極電極，並還用作電容器103的電極。導電膜111用作電容器103的電極，並還用作字線。

圖6A示出將圖1所示的單元陣列100的一部分放大的俯視圖的另一個例子。另外，圖6B示出沿圖6A的虛線B1-B2的剖面圖。在圖6A和圖6B中，在具有絕緣表面的基板104上形成有電晶體102和電容器103。

並且，電晶體102在具有絕緣表面的基板104上具有：用作源極電極或汲極電極的導電膜116及導電膜117；導電膜116及導電膜117上的半導體膜115；導電膜116、導電膜117及半導體膜115上的絕緣膜118；以及設置在隔著絕緣膜118重疊於半導體膜115的位置上的用作閘極電極的導電膜119。再者，電晶體102也可以作為其構成要素包括覆蓋導電膜119的絕緣膜120。圖6A、圖6B所示的電晶體102具有頂閘型底接觸結構。

另外，電容器103具有：形成在具有絕緣表面的基板104上的導電膜117；導電膜117上的絕緣膜118；以及隔著絕緣膜118重疊於導電膜117的導電膜121。導電膜117與絕緣膜118與導電膜121重疊的部分用作電容器103。

另外，導電膜116用作電晶體102的源極電極或汲極電極，並還用作位元線。導電膜119用作電晶體102的閘極電極，並還用作字線。導電膜117用作電晶體102的源極電極或汲極電極，並還用作電容器103的電極。導電膜121用作電容器103的電極，並還用作字線。

圖7A示出將圖1所示的單元陣列100的一部分放大的俯視圖的另一個例子。另外，圖7B示出沿圖7A的虛線C1-C2的剖面圖。在圖7A和圖7B中，在具有絕緣表面的基板104上形成有電晶體102和電容器103。

並且，電晶體102在具有絕緣表面的基板104上具有：用作閘極電極的導電膜129；導電膜129上的絕緣膜128；設置在隔著絕緣膜128重疊於導電膜129的位置上的半導體膜125；以及半導體膜125上的用作源極電極或汲極電極的導電膜126及導電膜127。再者，電晶體102也可以作為其構成要素包括覆蓋半導體膜125、導電膜126及導電膜127的絕緣膜130。圖7A、圖7B所示的電晶體102具有底閘型頂接觸結構。

另外，雖然電晶體102具有在導電膜126和導電膜127之間半導體膜125露出而接觸於絕緣膜130的通道蝕刻結構，但是本發明不侷限於該結構。電晶體102也可以在導電膜126和導電膜127之間且半導體膜125上具有使用絕緣膜形成的通道保護膜。藉由設置通道保護膜，可以防止當形成導電膜126及導電膜127時半導體膜125的成為通道形成區的部分受蝕刻時的電漿或蝕刻劑所導致的膜厚度減少等的損傷。由此，可以提高電晶體102的可靠性。

另外，電容器103具有：形成在具有絕緣表面的基板104上的導電膜131；導電膜131上的絕緣膜128；以及隔著絕緣膜128重疊於導電膜131的導電膜127。導電膜131與絕緣膜128與導電膜127重疊的部分用作電容器103。

另外，導電膜126用作電晶體102的源極電極或汲極電極，並還用作位元線。導電膜129用作電晶體102的閘極電極，並還用作字線。導電膜127用作電晶體102的源極電極或汲極電極，並還用作電容器103的電極。導電膜131用作電容器103的電極，並還用作字線。

圖8A示出將圖1所示的單元陣列100的一部分放大的俯視圖的另一個例子。另外，圖8B示出沿圖8A的虛線D1-D2的剖面圖。在圖8A和圖8B中，在具有絕緣表面的基板104上形成有電晶體102和電容器103。

並且，電晶體102在具有絕緣表面的基板104上具有：用作閘極電極的導電膜139；導電膜139上的絕緣膜138；絕緣膜138上的用作源極電極或汲極電極的導電膜136及導電膜137；以及設置在導電膜136及導電膜137上且隔著絕緣膜138重疊於導電膜139的位置上的半導體膜135。再者，電晶體102也可以作為其構成要素包括覆蓋半導體膜135、導電膜136及導電膜137的絕緣膜140。圖8A、圖8B所示的電晶體102具有底閘型底接觸結構。

另外，電容器103具有：形成在具有絕緣表面的基板104上的導電膜141；導電膜141上的絕緣膜138；以及隔著絕緣膜138重疊於導電膜141的導電膜137。導電膜141與絕緣膜138與導電膜137重疊的部分用作電容器103。

另外，導電膜136用作電晶體102的源極電極或汲極電極，並還用作位元線。導電膜139用作電晶體102的閘極電極，並還用作字線。導電膜137用作電晶體102的源極電極或汲極電極，並還用作電容器103的電極。導電膜141用作電容器103的電極，並還用作字線。

注意，雖然圖5A至圖8B例示電晶體102為單閘結構的情況，但是電晶體102也可以採用具有電連接的多個閘極電極來具有多個通道形成區的多閘結構。

另外，雖然在圖5A至圖8B中電晶體102具有只存在於主動層的一側的閘極電極，但是本發明不侷限於此。電晶體102也可以具有隔著主動層存在於與閘極電極相反一側的背閘極電極。背閘極電極既可以處於電絕緣的浮動狀態，又可以處於被施加電位的狀態。在後者情況下，既可以對背閘極電極施加與閘極電極相同的位準的電位，又可以對背閘極電極施加接地電位等的固定電位。藉由控制對背閘極電極施加的電位的位準，可以控制電晶體102的臨界值電壓。

如本實施例所說明，在根據本發明的一個實施例的記憶體裝置中，藉由使字線具有電容線的功能，可以縮減單元陣列所具有的佈線的數量。因此，可以實現能夠提高每單位面積的儲存容量的記憶體裝置，而不使製程複雜化。

實施例2

在本實施例中，說明具有與圖1不同的結構的根據本發明的一個實施例的記憶體裝置的單元陣列200的結構。

圖9以電路圖示出本實施例的單元陣列200的結構的一個例子。在圖9所示的單元陣列200中，多個記憶體單元201被分割為第一塊290和第二塊291。並且，在包括在第一塊290中的記憶體單元201上設置有包括在第二塊291中的記憶體單元201。也就是說，本實施例所示的單元陣列200具有層疊有記憶體單元201的結構。

另外，雖然圖9例示將多個記憶體單元201分割為第一塊290和第二塊291的兩個塊的狀態，但是本發明的一個實施例不侷限於該結構。根據本發明的一個實施例的記憶體裝置也可以層疊有三個以上的塊。

多個各塊分別具有配置為矩陣狀的多個記憶體單元201、多個位元線WL和多個位元線BL。並且，可以根據記憶體單元201的數量及配置決定各塊所具有的字線WL和位元線BL的數量。並且，來自驅動電路的信號藉由多個字線WL、多個位元線BL被供應到各記憶體單元201。

明確而言，圖9例示第一塊290具有x列y行記憶體單元201並具有第一字線WLa1至WLay、第一位元線BLa1至BLax的情況。另外，圖9例示第二塊291具有x列y行記憶體單元201並具有第二字線WLb1至WLby、第二位元線BLb1至BLbx的情況。

並且，各記憶體單元201與圖1所示的單元陣列100的情況同樣具有用作切換元件的電晶體202和電容器203。並且，電晶體202的閘極電極與一個字線WL連接。另外，電晶體202的第一端子與一個位元線BL連接，第二端子與電容器203的一方的電極連接。但是，在圖9所示的單元陣列200中，電容器203的另一方的電極與不同塊的一個字線或形成在不同層中的一個電容線連接。

明確而言，在圖9所示的單元陣列200中，例如，在第二塊291所具有的第一列一行記憶體單元201中，電晶體202的閘極電極與第二字線WLb1連接。另外，電晶體202的第一端子與第二位元線BLb1連接，第二端子與電容器203的一方的電極連接。並且，電容器203的另一方的電極與第一塊290所具有的第一字線WLa1連接。

另外，在圖9所示的單元陣列200中，在第一塊290的下方設置有電容線CL。明確而言，圖9所示的單元陣列200示出彼此電連接的多個電容線CL1至CLy設置在第一塊290的下方的例子。並且，例如，在第一塊290所具有的第一列一行記憶體單元201中，電晶體202的閘極電極與第一字線WLa1連接。另外，電晶體202的第一端子與第一位元線BLa1連接，第二端子與電容器203的一方的電極連接。並且，電容器203的另一方的電極與設置在第一塊290的下方的電容線CL1連接。

另外，雖然在圖9所示的單元陣列200中任意的一個塊所具有的電容器203的另一方的電極與該塊的下方的一個塊所具有的字線或電容線連接，但是本發明的一個實施例不侷限於該結構。任意的一個塊所具有的電容器203的另一方的電極也可以與該塊的上方的一個塊所具有的字線或電容線連接。

另外，記憶體單元201根據需要還可以具有電晶體、二極體、電阻元件、電容器、電感器等的電路元件。使用電晶體202的切換元件控制電容器203中的電荷的流入、保持、流出。並且，根據保持在電容器203中的電荷量的差異可以辨別所儲存的資料的數位值。

接著，對各記憶體單元201的具體結構的一個例子進行說明。

圖10A至10C示出將圖9所示的單元陣列200的各層的一部分放大的俯視圖的一個例子。各層的俯視圖以虛線E1-E2重疊。另外，圖10D示出圖10A至圖10C的沿虛線E1-E2的剖面圖。

單元陣列200的第一層形成在具有絕緣表面的基板204上。並且，在單元陣列200的第一層中形成有用作電容線的導電膜231。

另外，單元陣列200的第二層形成在覆蓋導電膜231的絕緣膜232上。並且，在單元陣列200的第二層中形成有第一塊290所具有的電晶體202a、電晶體202b。

並且，電晶體202a在絕緣膜232上具有：半導體膜205a；半導體膜205a上的用作源極電極或汲極電極的導電膜206a及導電膜207a；半導體膜205a、導電膜206a及導電膜207a上的絕緣膜208；以及設置在隔著絕緣膜208重疊於半導體膜205a的位置上的用作閘極電極的導電膜209。再者，電晶體202b在絕緣膜232上具有：半導體膜205b；半導體膜205b上的用作源極電極或汲極電極的導電膜206b及導電膜207b；半導體膜205b、導電膜206b及導電膜207b上的絕緣膜208；以及設置在隔著絕緣膜208重疊於半導體膜205b的位置上的用作閘極電極的導電膜209。再者，電晶體202a和電晶體202b也可以作為其構成要素包括覆蓋導電膜209的絕緣膜230。圖10B、圖10D所示的電晶體202a及電晶體202b具有頂閘型頂接觸結構。

並且，導電膜207a與絕緣膜232與導電膜231重疊的部分用作電容器203a。另外，導電膜207b與絕緣膜232與導電膜231重疊的部分用作電容器203b。電容器203a和電容器203b包括在第一塊290中。

另外，導電膜206a用作電晶體202a的源極電極或汲極電極，並且導電膜206b用作電晶體202b的源極電極或汲極電極，且導電膜206a、206b還用作第一位元線。導電膜209用作電晶體202a及電晶體202b的閘極電極，並還用作第一字線。導電膜207a用作電晶體202a的源極電極或汲極電極，並如上所述用作電容器203a的電極。導電膜207b用作電晶體202b的源極電極或汲極電極，並如上所述用作電容器203b的電極。

另外，單元陣列200的第三層形成在覆蓋絕緣膜230的絕緣膜240上。並且，在單元陣列200的第三層中形成有第二塊291所具有的電晶體202c、電晶體202d。

並且，電晶體202c在絕緣膜240上具有：半導體膜205c；半導體膜205c上的用作源極電極或汲極電極的導電膜206c及導電膜207c；半導體膜205c、導電膜206_c及導電膜207c上的絕緣膜241；以及設置在隔著絕緣膜241重疊於半導體膜205c的位置上的用作閘極電極的導電膜242。電晶體202d在絕緣膜240上具有：半導體膜205d；半導體膜205d上的用作源極電極或汲極電極的導電膜206d及導電膜207d；半導體膜205d、導電膜206d及導電膜207d上的絕緣膜241；以及設置在隔著絕緣膜241重疊於半導體膜205d的位置上的用作閘極電極的導電膜242。再者，電晶體202c和電晶體202d也可以作為其構成要素包括覆蓋導電膜242的絕緣膜243。圖10A、圖10D所示的電晶體202c及電晶體202d與電晶體202a、電晶體202b同樣具有頂閘型頂接觸結構。

並且，導電膜207c與絕緣膜230及絕緣膜240與導電膜209重疊的部分用作電容器203c。另外，導電膜207d與絕緣膜230及絕緣膜240與導電膜209重疊的部分用作電容器203d。電容器203c和電容器203d包括在第二塊291中。

另外，導電膜206c、導電膜206d用作電晶體202c、電晶體202d的源極電極或汲極電極，並還用作第二位元線。導電膜242用作電晶體202c、電晶體202d的閘極電極，並還用作第二位元線。導電膜207c用作電晶體202c的源極電極或汲極電極，並如上所述用作電容器203c的電極。導電膜207d用作電晶體202d的源極電極或汲極電極，並如上所述用作電容器203d的電極。

另外，在圖10A至圖10D中，為了降低形成在第一字線與第二字線之間的寄生電容，以使導電膜209與導電膜242離開的方式，也就是說，以在基板204的垂直方向上不使導電膜209與導電膜242重疊的方式配置導電膜209和導電膜242。但是，本發明的一個實施例不侷限於此，也可以在垂直於基板204的方向上彼此重疊地配置導電膜209和導電膜242。

另外，在圖10A至圖10D中，較佳的是，將絕緣膜232的最上表面平坦化，以使形成在其上的電晶體202a、電晶體202b的特性一致。因此，較佳的是，在形成絕緣膜232之後且在形成電晶體202a、電晶體202b之前藉由CMP法等將絕緣膜232的表面平坦化。同樣地，在圖10A至圖10D中，較佳的是，將絕緣膜240的最上表面平坦化，以使形成在其上的電晶體202c、電晶體202d的特性一致。因此，較佳的是，在形成絕緣膜240之後且在形成電晶體202c、電晶體202d之前藉由CMP法等將絕緣膜240的表面平坦化。

接著，對各記憶體單元201的具體結構的一個例子進行說明，在該記憶體單元201中電晶體的結構與圖10A至圖10D不同。

圖11A至圖11C示出將圖9所示的單元陣列200的各層的一部分放大的俯視圖的一個例子。各層的俯視圖以虛線F1-F2重疊。另外，圖11D示出圖11A至圖11C的沿虛線F1-F2的剖面圖。

在圖11A至圖11D所示的單元陣列200中，電晶體202a、電晶體202b、電晶體202c、電晶體202d的結構與圖10A至圖10D不同。

在圖11A至圖11D所示的單元陣列200中，單元陣列200的第一層形成在具有絕緣表面的基板204上。並且，在單元陣列200的第一層中形成有用作電容線的導電膜236。

另外，單元陣列200的第二層形成在覆蓋導電膜236的絕緣膜234上。並且，在單元陣列200的第二層中形成有第一塊290所具有的電晶體202a、電晶體202b。

明確而言，電晶體202a、電晶體202b在絕緣膜234上具有：用作源極電極或汲極電極的導電膜216a及導電膜217a、導電膜216b及導電膜217b；導電膜216a及導電膜217a、導電膜216b及導電膜217b上的半導體膜215a、半導體膜215b；導電膜216a及導電膜217a、導電膜216b及導電膜217b、半導體膜215a、半導體膜215b上的絕緣膜218；以及設置在隔著絕緣膜218重疊於半導體膜215a、半導體膜215b的位置上的用作閘極電極的導電膜219。再者，電晶體202a和電晶體202b也可以作為其構成要素包括覆蓋導電膜219的絕緣膜235。在圖11A至圖11D所示的單元陣列200中，電晶體202a及電晶體202b具有頂閘型底接觸結構。

另外，與圖10A至圖10D的情況同樣，導電膜217a與絕緣膜234與導電膜236重疊的部分用作電容器203a。另外，導電膜217b與絕緣膜234與導電膜236重疊的部分用作電容器203b。電容器203a和電容器203b包括在第一塊290中。

另外，明確而言，電晶體202c、電晶體202d在絕緣膜244上具有：用作源極電極或汲極電極的導電膜216c及導電膜217c、導電膜216d及導電膜217d；導電膜216c及導電膜217c、導電膜216d及導電膜217d上的半導體膜215c、半導體膜215d；導電膜216c及導電膜217c、導電膜216d及導電膜217d、半導體膜215c、半導體膜215d上的絕緣膜245；以及設置在隔著絕緣膜245重疊於半導體膜215c、半導體膜215d的位置上的用作閘極電極的導電膜246。再者，電晶體202c和電晶體202d也可以作為其構成要素包括覆蓋導電膜246的絕緣膜247。在圖11A至圖11D所示的單元陣列200中，電晶體202c及電晶體202d與電晶體202a及電晶體202b同樣具有頂閘型底接觸結構。

另外，與圖10A至10D的情況同樣，導電膜216c與絕緣膜235及絕緣膜244與導電膜219重疊的部分用作電容器203c。另外，導電膜216d與絕緣膜235及絕緣膜244與導電膜219重疊的部分用作電容器203d。電容器203c和電容器203d包括在第二塊291中。

另外，在圖11A至圖11D中，為了降低形成在第一字線與第二字線之間的寄生電容，以使導電膜219與導電膜246離開的方式，也就是說，以在基板204的垂直方向上不使導電膜219與導電膜246重疊的方式配置導電膜219和導電膜246。但是，本發明的一個實施例不侷限於該結構，也可以在垂直於基板204的方向上彼此重疊地配置導電膜219和導電膜246。

另外，在圖11A至圖11D中，較佳的是，將絕緣膜234的最上表面平坦化，以使形成在其上的電晶體202a、電晶體202b的特性一致。因此，較佳的是，在形成絕緣膜234之後且在形成電晶體202a、電晶體202b之前藉由CMP法等將絕緣膜234的表面平坦化。同樣地，在圖11A至圖11D中，較佳的是，將絕緣膜244的最上表面平坦化，以使形成在其上的電晶體202c、電晶體202d的特性一致。因此，較佳的是，在形成絕緣膜244之後且在形成電晶體202c、電晶體202d之前藉由CMP法等將絕緣膜244的表面平坦化。

另外，在圖10A至圖10D中所有電晶體具有頂閘型頂接觸結構，而在圖11A至圖11D中所有電晶體具有頂閘型底接觸結構。但是，本發明不侷限於該結構，上述電晶體也可以具有底閘型電晶體。

本實施例可以與上述實施例組合而實施。

實施例3

在本實施例中，對構成單元陣列的電晶體的製造方法進行說明。但是，在本實施例中，以使用氧化物半導體的電晶體為例子進行說明。

首先，如圖12A所示，在基板700上形成絕緣膜701，並且在絕緣膜701上形成導電膜702、導電膜703。導電膜702用作電晶體712和電晶體713的閘極電極，並還用作字線。另外，導電膜703用作與上述字線不同的字線。

對可以用作基板700的材料沒有大限制，但是需要至少具有能夠承受後面的加熱處理的程度的耐熱性。例如，作為基板700，可以使用藉由熔融法或浮法來製造的玻璃基板、石英基板、半導體基板、陶瓷基板等。另外，當後面的加熱處理的溫度較高時，較佳的是，作為玻璃基板使用應變點為730℃以上的玻璃基板。一般地，由塑膠等的具有撓性的合成樹脂構成的基板的耐熱性比上述基板的耐熱性低，但是只要能夠承受製造製程中的處理溫度，就可以採用上述由合成樹脂構成的基板。

作為絕緣膜701，使用能夠耐受後面的製造製程中的加熱處理的溫度的材料。明確而言，較佳的是，作為絕緣膜701，使用氧化矽、氮化矽、氮氧化矽、氧氮化矽、氮化鋁、氧化鋁等。

注意，在本說明書中，氧氮化物是指在其組成中含氧量多於含氮量的物質。此外，氮氧化物是指在其組成中含氮量多於含氧量的物質。

導電膜702、導電膜703的厚度為10nm至400nm，較佳地為100nm至200nm。在本實施例中，在藉由使用鎢靶材的濺射法形成150nm的導電膜之後，對該導電膜進行蝕刻來形成加工(構圖)為所希望的形狀的導電膜702、導電膜703。另外，若所形成的導電膜702、導電膜703的端部的形狀為錐形形狀，則層疊在其上的閘極絕緣膜的覆蓋性得到提高，因此是較佳的。另外，也可以藉由噴墨法形成抗蝕劑掩模。當藉由噴墨法形成抗蝕劑掩模時不使用光掩模，因此可以縮減製造成本。

接下來，如圖12B所示，在導電膜702、導電膜703上形成閘極絕緣膜704，然後在閘極絕緣膜704上的與導電膜702重疊的位置上形成氧化物半導體膜705、氧化物半導體膜706。

閘極絕緣膜704使用電漿CVD法或濺射法等並使用含有氧化矽、氮氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鎵、氧化鋁、氧化鉭、氧化釔、矽酸鉿(HfSi_xO_y(x>0、y>0))、添加有氮的矽酸鉿(HfSi_xO_y(x>0、y>0))、添加有氮的鋁酸鉿(HfAl_xO_y(x>0、y>0))等的膜的單層或疊層形成。

並且，較佳的是，閘極絕緣膜704儘量不包含水分、氫等的雜質。在藉由濺射法形成氧化矽膜時，作為靶材使用矽靶材或石英靶材，並且作為濺射氣體使用氧或氧及氬的混合氣體。

藉由去除雜質且降低氧缺陷來實現i型化或實質上i型化的氧化物半導體(被高純度化的氧化物半導體)對介面態非常敏感。因此，當在後面的製程中將氧化物半導體膜705、氧化物半導體膜706高純度化時，重要的是降低氧化物半導體膜705、氧化物半導體膜706與閘極絕緣膜704的介面的介面態。由此，要求閘極絕緣膜704為品質高的膜。例如，使用μ波(頻率為2.45GHz)的高密度電漿CVD可以形成緻密且絕緣耐壓高的高品質絕緣膜，所以是較佳的。藉由使被高純度化的氧化物半導體與高品質的閘極絕緣膜密接，可以降低介面態而使介面特性良好。

當然，只要作為閘極絕緣膜704可以形成品質高的絕緣膜，就可以使用濺射法或電漿CVD法等其他成膜方法。另外，也可以使用藉由成膜後的熱處理改善膜性質及與氧化物半導體之間的介面特性的絕緣膜。不管是上述哪一種情況，使用如下閘極絕緣膜即可：不僅閘極絕緣膜的品質高，而且降低閘極絕緣膜與氧化物半導體之間的介面態，而可以形成良好的介面。

也可以形成層疊有使用阻擋性高的材料的絕緣膜和氮的含有比率低的絕緣膜諸如氧化矽膜及氧氮化矽膜等的閘極絕緣膜704。在此情況下，將氧化矽膜、氧氮化矽膜等的絕緣膜形成在阻擋性高的絕緣膜與氧化物半導體膜705及氧化物半導體膜706之間。作為阻擋性高的絕緣膜，例如可以舉出氮化矽膜、氮氧化矽膜、氮化鋁膜或氮氧化鋁膜等。藉由使用阻擋性高的絕緣膜，可以防止水分或氫等的氣圍中的雜質或包含在基板700內的鹼金屬、重金屬等的雜質侵入到氧化物半導體膜705、氧化物半導體膜706內、閘極絕緣膜704內或者氧化物半導體膜705及氧化物半導體膜706與其他絕緣膜的介面及其近旁。另外，藉由以與氧化物半導體膜705及氧化物半導體膜706接觸的方式形成氮的含有比率低的氧化矽膜、氧氮化矽膜等的絕緣膜，可以防止阻擋性高的絕緣膜直接接觸於氧化物半導體膜705及氧化物半導體膜706。

例如，也可以作為第一閘極絕緣膜藉由濺射法形成厚度為50nm以上且200nm以下的氮化矽膜(SiN_y(y>0))，在第一閘極絕緣膜上作為第二閘極絕緣膜層疊厚度為5nm以上且300nm以下的氧化矽膜(SiO_x(x>0))，來形成厚度為100nm的閘極絕緣膜704。閘極絕緣膜704的厚度根據電晶體被要求的特性適當地設定即可。

在本實施例中形成閘極絕緣膜704，該閘極絕緣膜704具有在藉由濺射法形成的厚度為50nm的氮化矽膜上層疊藉由濺射法形成的厚度為100nm的氧化矽膜的結構。

注意，閘極絕緣膜704與在後面形成的氧化物半導體膜705及氧化物半導體膜706接觸。因為當氧化物半導體膜705及氧化物半導體膜706含有氫時對電晶體的電特性造成不良影響，所以閘極絕緣膜704不包含氫、羥基及水分較佳。為了使閘極絕緣膜704儘量不包含氫、羥基及水分，較佳的是，作為成膜的預處理，在濺射裝置的預熱室中對形成有導電膜702、導電膜703的基板700進行預熱，使吸附到基板700的水分或氫等雜質脫離且進行排氣。注意，預熱的溫度是100℃以上且400℃以下，較佳地是150℃以上且300℃以下。注意，作為設置在預熱室中的排氣單元，使用低溫泵較佳。另外，也可以省略該預熱處理。

藉由將形成在閘極絕緣膜704上的氧化物半導體膜加工為所希望的形狀，可以形成氧化物半導體膜705及氧化物半導體膜706。將上述氧化物半導體膜的厚度設定為2nm以上且200nm以下，較佳地設定為3nm以上且50nm以下，更佳地設定為3nm以上且20nm以下。將氧化物半導體用作靶材並使用濺射法形成氧化物半導體膜。另外，氧化物半導體膜可以在稀有氣體(例如氬)氣圍、氧氣圍或稀有氣體(例如氬)及氧的混合氣圍下藉由濺射法形成。

另外，較佳的是，在使用濺射法形成氧化物半導體膜之前，進行引入氬氣體產生電漿的反濺射，來去除附著在閘極絕緣膜704的表面上的灰塵。反濺射是指一種方法，其中不對靶材一側施加電壓而在氬氣圍下使用RF電源對基板一側施加電壓來在基板近旁形成電漿，以對表面進行改性。注意，也可以使用氮氣圍、氦氣圍等代替氬氣圍。另外，也可以在對氬氣圍添加氧、一氧化二氮等的氣圍下進行反濺射。另外，也可以在對氬氣圍添加氯、四氟化碳等的氣圍下進行反濺射。

如上所述，作為氧化物半導體膜，可以使用：四元金屬氧化物的In-Sn-Ga-Zn類氧化物半導體；三元金屬氧化物的In-Ga-Zn類氧化物半導體、In-Sn-Zn類氧化物半導體、In-Al-Zn類氧化物半導體、Sn-Ga-Zn類氧化物半導體、Al-Ga-Zn類氧化物半導體、Sn-Al-Zn類氧化物半導體；二元金屬氧化物的In-Zn類氧化物半導體、Sn-Zn類氧化物半導體、Al-Zn類氧化物半導體、Zn-Mg類氧化物半導體、Sn-Mg類氧化物半導體、In-Mg類氧化物半導體、In-Ga類氧化物半導體；或者In類氧化物半導體、Sn類氧化物半導體、Zn類氧化物半導體等。

在本實施例中，將藉由使用包含In(銦)、Ga(鎵)及Zn(鋅)的靶材的濺射法得到的厚度為30nm的In-Ga-Zn類氧化物半導體的薄膜用作氧化物半導體膜。在藉由濺射法形成In-Ga-Zn類氧化物半導體膜的情況下，較佳的是，使用原子數比為In：Ga：Zn=1:1:1、4:2:3、3:1:2、1:1:2、2:1:3或3:1:4的In-Ga-Zn類氧化物的靶材。藉由使用具有上述原子數比的In-Ga-Zn類氧化物的靶材形成氧化物半導體膜，容易形成多晶或CAAC。另外，包含In、Ga及Zn的靶材的填充率為90%以上且100%以下，較佳地為95%以上且低於100%。藉由採用填充率高的靶材，可以形成緻密的氧化物半導體膜。

另外，當作為氧化物半導體使用In-Zn類氧化物材料時，將所使用的靶材的組成比的原子數比設定為In:Zn=50:1至1:2(換算為莫耳數比則為In₂O₃:ZnO=25:1至1:4)，較佳地為In:Zn=20:1至1:1(換算為莫耳數比則為In₂O₃:ZnO=10:1至1:2)，更佳地為In:Zn=1.5:1至15:1(換算為莫耳數比則為In₂O₃:ZnO=3:4至15:2)。例如，作為用來形成In-Zn類氧化物的氧化物半導體膜的靶材，當原子數比為In:Zn:O=X:Y:Z時，滿足Z＞1.5X+Y。藉由將Zn的比率設定為上述範圍內的值，可以提高遷移率。

另外，在形成被稱為ITZO的In-Sn-Zn類氧化物時，將所使用的靶材的組成比的原子比設定為In:Sn:Zn=1:2:2、2:1:3、1:1:1或20:45:35。

在本實施例中，將基板放置在保持為減壓狀態的處理室內，去除處理室內的殘留水分並引入去除了氫及水分的濺射氣體，使用上述靶材形成氧化物半導體膜。在進行成膜時，也可以將基板溫度設定為100℃以上且600℃以下，較佳地為200℃以上且400℃以下。藉由邊加熱基板邊進行成膜，可以降低所形成的氧化物半導體膜所包含的雜質的濃度。另外，可以減輕因濺射而產生的損傷。為了去除殘留在處理室中的水分，較佳的是，使用吸附型真空泵。例如，較佳的是，使用低溫泵、離子泵、鈦昇華泵。另外，作為排氣單元，也可以使用設置有冷阱的渦輪泵。在採用低溫泵來對沉積室進行排氣時，氫原子、水(H₂O)等的包含氫原子的化合物(更佳地，還有包含碳原子的化合物)等被排出，由此可以降低形成在該沉積室中的氧化物半導體膜所包含的雜質的濃度。

作為成膜條件的一個例子，應用如下條件，即基板和靶材之間的距離為100mm，壓力為0.6Pa，直流(DC)電源為0.5kW，採用氧(氧流量比率為100%)氣圍。另外，使用脈衝直流(DC)電源是較佳的，因為可以減少在成膜時發生的灰塵並可以實現均勻的膜厚度分佈。

另外，為了使氧化物半導體膜儘量不包含氫、羥基及水分，較佳的是，作為成膜的預處理，在濺射裝置的預熱室中對形成了閘極絕緣膜704的基板700進行預熱，並使吸附到基板700的水分或氫等的雜質脫離且進行排氣。注意，預熱的溫度是100℃以上且400℃以下，較佳地是150℃以上且300℃以下。另外，較佳的是，設置在預熱室中的排氣單元是低溫泵。注意，可以省略該預熱處理。

另外，藉由將濺射裝置的處理室的洩漏率設定為1×10^-10Pa‧m³/秒以下，可以減少當藉由濺射法形成膜時鹼金屬、氫化物等的雜質混入到氧化物半導體膜中。另外，藉由作為排氣系統使用吸附真空泵，可以降低鹼金屬、氫原子、氫分子、水、羥基或氫化物等的雜質從排氣系統倒流。

另外，藉由將靶材的純度設定為99.99%以上，可以降低混入到氧化物半導體膜中的鹼金屬、氫原子、氫分子、水、羥基或氫化物等。另外，藉由使用該靶材，在氧化物半導體膜中可以降低鋰、鈉、鉀等的鹼金屬的濃度。

另外，作為用來形成氧化物半導體膜705、氧化物半導體膜706的蝕刻，可以採用乾蝕刻及濕蝕刻中的一方或兩者。較佳的是，作為用於乾蝕刻的蝕刻氣體，使用包括氯的氣體(氯類氣體，例如，氯(Cl₂)、三氯化硼(BCl₃)、四氯化矽(SiCl₄)、四氯化碳(CCl₄)等)。另外，還可以使用含氟的氣體(氟類氣體，例如四氟化碳(CF₄)、六氟化硫(SF₆)、三氟化氮(NF₃)、三氟甲烷(CHF₃)等)、溴化氫(HBr)、氧(O₂)或對上述氣體添加了氦(He)或氬(Ar)等的稀有氣體的氣體等。

作為乾蝕刻法，可以使用平行平板型RIE(Reactive Ion Etching：反應離子蝕刻)法或ICP(Inductively Coupled Plasma：感應耦合電漿)蝕刻法。適當地調節蝕刻條件(施加到線圈型電極的電力量、施加到基板一側的電極的電力量、基板一側的電極溫度等)，以可以蝕刻為所希望的形狀。

作為用於濕蝕刻的蝕刻液，可以使用將磷酸、醋酸和硝酸混合而成的溶液、檸檬酸或草酸等的有機酸。在本實施例中，使用ITO-07N(日本關東化學公司製造)。

也可以藉由噴墨法形成用來形成氧化物半導體膜705、氧化物半導體膜706的抗蝕劑掩模。由於當藉由噴墨法形成抗蝕劑掩模時不使用光掩模，因此可以縮減製造成本。

另外，較佳的是，在下一個製程中形成導電膜之前進行反濺射，來去除附著在氧化物半導體膜705、氧化物半導體膜706及閘極絕緣膜704的表面的抗蝕劑殘渣等。

另外，有時在藉由濺射法等形成的氧化物半導體膜中包含多量的水分或氫(包括羥基)等的雜質。由於水分或氫容易形成施體能階，因此對於氧化物半導體來說水分或氫是雜質。於是，在本發明的一個實施例中，為了減少氧化物半導體膜中的水分或氫等的雜質(脫水化或脫氫化)，在減壓氣圍、氮或稀有氣體等惰性氣體氣圍、氧氣體氣圍或超乾燥空氣(使用CRDS(cavity ring-down laser spectroscopy：光腔衰蕩光譜法)方式的露點計進行測定時的水分量是20ppm(露點換算，-55℃)以下，較佳的是1ppm以下，更佳的是10ppb以下的空氣)氣圍下對氧化物半導體膜705、氧化物半導體膜706進行加熱處理。

藉由對氧化物半導體膜705、氧化物半導體膜706進行加熱處理，可以使氧化物半導體膜705、氧化物半導體膜706中的水分或氫脫離。明確而言，以250℃以上且750℃以下，較佳地以400℃以上且低於基板的應變點的溫度進行加熱處理，即可。例如，以500℃進行3分鐘以上且6分鐘以下左右的加熱處理即可。藉由使用RTA法作為加熱處理，可以在短時間內進行脫水化或脫氫化，由此也可以以超過玻璃基板的應變點的溫度進行處理。

在本實施例中，使用加熱處理裝置之一的電爐。

注意，加熱處理裝置不侷限於電爐，也可以具備利用電阻發熱體等的發熱體所產生的熱傳導或熱輻射對被處理物進行加熱的裝置。例如，可以使用GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置、LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝置。LRTA裝置是藉由利用從鹵素燈、金鹵燈、氙弧燈、碳弧燈、高壓鈉燈或者高壓汞燈等的燈發射的光(電磁波)的輻射來對被處理物進行加熱的裝置。GRTA裝置是指使用高溫氣體進行加熱處理的裝置。作為氣體，使用即使進行加熱處理也不與被處理物產生反應的惰性氣體如氬等的稀有氣體或氮。

另外，較佳的是，在加熱處理中，在氮或氦、氖、氬等的稀有氣體中不包含水分或氫等。或者，較佳的是，將引入到加熱處理裝置中的氮或氦、氖、氬等的稀有氣體的純度設定為6N(99.9999%)以上，更佳地設定為7N(99.99999%)以上(即，將雜質濃度設定為1ppm以下，較佳地設定為0.1ppm以下)。

另外，已經指出，由於氧化物半導體對雜質不敏感，因此即使在膜中包含多量的金屬雜質也沒有問題，而也可以使用包含多量的鹼金屬諸如鈉等的廉價的鈉鈣玻璃(Kamiya,Normura,及HosonoCarrier Transport Properties and Electronic Structures of Amorphous Oxide Semiconductors: The present status：非晶氧化物半導體的物性及裝置開發的現狀)”，固體物理，2009年9月號，Vol.44，p.621-633)。但是，這種意見不是適當的。因為鹼金屬不是構成氧化物半導體的元素，所以是雜質。在鹼土金屬不是構成氧化物半導體的元素的情況下，鹼土金屬也是雜質。尤其是，鹼金屬中的Na在與氧化物半導體膜接觸的絕緣膜為氧化物的情況下擴散到該絕緣膜中而成為Na⁺。另外，在氧化物半導體膜內，Na斷裂構成氧化物半導體的金屬與氧的接合或擠進其接合之中。其結果是，例如，產生因臨界值電壓漂移到負方向而導致的常開啟化、遷移率的降低等的電晶體特性的劣化，而且還產生特性偏差。尤其是在氧化物半導體膜中的氫濃度充分低時，該雜質所導致的電晶體的特性劣化及特性偏差的問題變得明顯。因此，當氧化物半導體膜中的氫濃度為1×10¹⁸/cm³以下，尤其是1×10¹⁷/cm³以下時，降低上述雜質的濃度較佳。明確而言，利用二次離子質譜分析法測量的Na濃度較佳地為5×10¹⁶/cm³以下，更佳地為1×10¹⁶/cm³以下，進一步佳地為1×10¹⁵/cm³以下。同樣地，Li濃度的測定值較佳地為5×10¹⁵/cm³以下，更佳地為1×10¹⁵/cm³以下。同樣地，K濃度的測定值較佳地為5×10¹⁵/cm³以下，更佳地為1×10¹⁵/cm³以下。

藉由上述製程可以降低氧化物半導體膜705、氧化物半導體膜706中的氫濃度，來實現高純度化。由此可以實現氧化物半導體膜的穩定化。另外，藉由玻璃轉變溫度以下的加熱處理，可以形成氫缺陷所導致的載子密度極少，且能隙寬的氧化物半導體膜。由此，可以使用大面積基板製造電晶體，而可以提高量產性。只要在形成氧化物半導體膜之後就可以進行上述加熱處理。

另外，氧化物半導體膜705、氧化物半導體膜706也可以為非晶，但是也可以具有結晶性。因為即使具有結晶性的氧化物半導體膜為包括具有c軸取向的結晶(C Axis Aligned Crystal：也稱為CAAC)的氧化物半導體膜，也可以提高電晶體的可靠性，所以是較佳的。

利用CAAC構成的氧化物半導體膜也可以藉由濺射法形成。為了藉由濺射法得到CAAC，重要的是在氧化物半導體膜的沉積初期步驟中形成六方晶的結晶且以該結晶為晶種使結晶生長。為此，較佳的是，將靶材與基板之間的距離設定為長(例如，150mm至200mm左右)，並且將加熱基板的溫度設定為100℃至500℃，更佳地設定為200℃至400℃，進一步佳地設定為250℃至300℃。而且，藉由以比成膜時的加熱基板的溫度高的溫度對沉積的氧化物半導體膜進行熱處理，可以修復包含在膜中的微小缺陷或疊層介面的缺陷。

明確而言，CAAC具有在平行於絕緣表面的a-b面上具有六角形的晶核的接合，並且CAAC是具有大致垂直於a-b面的c軸取向且含有六方晶結構的鋅的結晶。

在CAAC中，與非晶氧化物半導體中相比，金屬與氧的接合序列化。換言之，在氧化物半導體為非晶時，各金屬原子的配位數也有可能根據不同，但是在CAAC中，金屬原子的配位數大致一定。由此，微觀的氧缺陷減少，而有減少因氫原子(包括氫離子)或鹼金屬原子的放出或接合而導致的電荷遷移或不穩定性的效果。

因此，藉由使用包含CAAC的氧化物半導體膜形成電晶體，可以降低在對電晶體照射光或施加偏壓-熱壓力(BT)之後產生的電晶體的臨界值電壓的變化量。由此，可以形成具有穩定的電特性的電晶體。

接著，如圖12C所示，在氧化物半導體膜705上形成用作源極電極或汲極電極的導電膜707及導電膜708，並且在氧化物半導體膜706上形成用作源極電極或汲極電極的導電膜709及導電膜710。

明確而言，藉由濺射法或真空蒸鍍法在氧化物半導體膜705及氧化物半導體膜706上形成導電膜，然後將該導電膜加工(構圖)為所希望的形狀，來可以形成導電膜707至導電膜710。

作為成為導電膜707至導電膜710的導電膜，可以舉出選自鋁、鉻、銅、鉭、鈦、鉬、鎢中的元素、以上述元素為成分的合金或組合上述元素而成的合金膜等。此外，還可以採用在鋁、銅等的金屬膜的下側或上側層疊鉻、鉭、鈦、鉬、鎢等的高熔點金屬膜的結構。另外，為了避免耐熱性或腐蝕性的問題，較佳的是，作為鋁或銅，將鋁或銅與高熔點金屬材料組合而使用。作為高熔點金屬材料，可以使用鉬、鈦、鉻、鉭、鎢、釹、鈧、釔等。

另外，成為導電膜707至導電膜710的導電膜可以採用一個導電膜的單層結構或多個導電膜的疊層結構。例如，可以舉出：包含矽的鋁膜的單層結構；在鋁膜上層疊鈦膜的兩層結構；以及鈦膜、層疊在該鈦膜上的鋁膜、還在其上層疊的鈦膜的三層結構等。

此外，也可以使用導電金屬氧化物形成成為導電膜707至導電膜710的導電膜。作為導電金屬氧化物，可以使用氧化銦、氧化錫、氧化鋅、氧化銦氧化錫混合物、氧化銦氧化鋅混合物或使上述金屬氧化物材料包含矽或氧化矽的材料。

在形成導電膜707至導電膜710之後進行加熱處理的情況下，較佳的是，使導電膜707至導電膜710具有承受該加熱處理的耐熱性。

另外，在對導電膜進行蝕刻時，以儘量不去除氧化物半導體膜705、氧化物半導體膜706的方式適當地調節各個材料及蝕刻條件。根據蝕刻條件，有時藉由氧化物半導體膜705、氧化物半導體膜706的露出的部分被部分地蝕刻，形成槽部(凹部)。

在本實施例中，作為成為導電膜707至導電膜710的導電膜使用鈦膜。因此，可以使用包含氨和過氧化氫水的溶液(過氧化氫氨水)對導電膜選擇性地進行濕蝕刻，但是有時氧化物半導體膜705、氧化物半導體膜706的一部分也被蝕刻。明確而言，作為包含過氧化氫氨水的溶液使用以5:2:2的體積比混合有31wt%的過氧化氫水、28wt%的氨水和水的水溶液。或者，也可以使用包含氯(Cl₂)、三氯化硼(BCl₃)等的氣體對導電膜進行乾蝕刻。

另外，為了縮減在光微影製程中使用的光掩模數及製程數，還可以使用由多色調掩模形成的抗蝕劑掩模來進行蝕刻製程，該多色調掩模是使透射光具有多種強度的掩模。由於使用多色調掩模形成的抗蝕劑掩模成為具有多種厚度的形狀，且藉由進行蝕刻可以進一步改變其形狀，因此可以將使用多色調掩模形成的抗蝕劑掩模用於加工為不同圖案的多個蝕刻製程。由此，可以使用一個多色調掩模形成至少對應於兩種以上的不同圖案的抗蝕劑掩模。因此，可以縮減曝光掩模數，還可以縮減所對應的光微影製程，從而可以簡化製程。

另外，也可以在氧化物半導體膜705與用作源極電極或汲極電極的導電膜707及導電膜708之間或在氧化物半導體膜706與用作源極電極或汲極電極的導電膜709及導電膜710之間設置用作源極區或汲極區的氧化物導電膜。較佳的是，作為氧化物導電膜的材料，使用以氧化鋅為成分的材料，且使用不含有氧化銦的材料。作為這種氧化物導電膜，可以使用氧化鋅、氧化鋅鋁、氧氮化鋅鋁等。

例如，在形成氧化物導電膜時，也可以一同進行用來形成氧化物導電膜的構圖和用來形成導電膜707至導電膜710的構圖。

藉由設置用作源極區及汲極區的氧化物導電膜，可以降低氧化物半導體膜705與導電膜707及導電膜708之間的電阻以及氧化物半導體膜706與導電膜709及導電膜710之間的電阻，所以可以實現電晶體的高速工作。另外，藉由設置用作源極區或汲極區的氧化物導電膜，可以提高電晶體的耐壓。

接著，也可以進行使用N₂O、N₂或Ar等的氣體的電漿處理。藉由該電漿處理去除附著到露出的氧化物半導體膜表面的水等。另外，也可以使用氧和氬的混合氣體進行電漿處理。

另外，在進行電漿處理之後，如圖12D所示，以覆蓋導電膜707至導電膜710、氧化物半導體膜705及氧化物半導體膜706的方式形成絕緣膜711。

絕緣膜711可以使用與閘極絕緣膜704相同的材料、相同的疊層結構形成。並且，較佳的是，絕緣膜711與閘極絕緣膜704同樣儘量不包含水分、氫等的雜質。當在絕緣膜711中包含氫時，該氫侵入到氧化物半導體膜705、氧化物半導體膜706中並抽出氧化物半導體膜705、氧化物半導體膜706中的氧，而使氧化物半導體膜705、氧化物半導體膜706低電阻化(n型化)，因此有可能形成寄生通道。因此，為了使絕緣膜711儘量不含有氫，當形成膜時不使用氫是重要的。上述絕緣膜711使用阻擋性高的材料較佳。例如，作為阻擋性高的絕緣膜，可以使用氮化矽膜、氮氧化矽膜、氮化鋁膜或氮氧化鋁膜等。當使用多個層疊的絕緣膜時，將氮的含有比率低的氧化矽膜、氧氮化矽膜等的絕緣膜形成在與上述阻擋性高的絕緣膜相比接近氧化物半導體膜705、氧化物半導體膜706的一側。然後，以在其間夾著氮含有比率低的絕緣膜且與導電膜707至導電膜710及氧化物半導體膜705、氧化物半導體膜706重疊的方式形成阻擋性高的絕緣膜。藉由使用阻擋性高的絕緣膜，可以防止水分或氫等的雜質侵入到氧化物半導體膜705、氧化物半導體膜706內、絕緣膜711內或者氧化物半導體膜705、氧化物半導體膜706與其他絕緣膜的介面及其近旁。另外，藉由以與氧化物半導體膜705、氧化物半導體膜706接觸的方式形成氮比率低的氧化矽膜、氧氮化矽膜等的絕緣膜，可以防止使用阻擋性高的材料的絕緣膜直接接觸於氧化物半導體膜705、氧化物半導體膜706。

在本實施例中，形成具有在藉由濺射法形成的厚度為200nm的氧化矽膜上層疊藉由濺射法形成的厚度為100nm的氮化矽膜的結構的絕緣膜711。將進行成膜時的基板溫度設定為室溫以上且300℃以下，即可。在本實施例中採用100℃。

另外，也可以在形成絕緣膜711之後進行加熱處理。較佳的是，該加熱處理在氮、超乾燥空氣或稀有氣體(氬、氦等)的氣圍下以200℃以上且400℃以下，例如250℃以上且350℃以下的溫度進行。上述氣體的含水量為20ppm以下，較佳地為1ppm以下，更佳地為10ppb以下。在本實施例中，例如在氮氣圍下以250℃進行1小時的加熱處理。或者，在形成導電膜707至導電膜710之前，也可以與為了減少水分或氫對氧化物半導體膜進行的上述加熱處理同樣，在短時間進行高溫的RTA處理。藉由在設置包含氧的絕緣膜711之後進行加熱處理，即使因對氧化物半導體膜705、氧化物半導體膜706進行的上述加熱處理而在氧化物半導體膜705、氧化物半導體膜706中產生氧缺陷，也從絕緣膜711氧供應到氧化物半導體膜705、氧化物半導體膜706。並且，藉由將氧供應到氧化物半導體膜705、氧化物半導體膜706，可以在氧化物半導體膜705、氧化物半導體膜706中降低成為施體的氧缺陷，並滿足化學計量組成比。較佳的是，在氧化物半導體膜705、氧化物半導體膜706中包含超過化學計量組成比的氧。其結果是，可以使氧化物半導體膜705、氧化物半導體膜706趨近於i型，降低因氧缺陷而導致的電晶體的電特性的偏差，從而實現電特性的提高。

另外，也可以藉由在氧氣圍下對氧化物半導體膜705、氧化物半導體膜706進行加熱處理，對氧化物半導體添加氧，而減少在氧化物半導體膜705、氧化物半導體膜706中成為施體的氧缺陷。加熱處理的溫度例如是100℃以上且低於350℃，較佳地是150℃以上且低於250℃。較佳的是，上述用於氧氣圍下的加熱處理的氧氣體不包含水、氫等。或者，較佳的是，將引入到加熱處理裝置中的氧氣體的純度設定為6N(99.9999%)以上，更佳地設定為7N(99.99999%)以上(也就是說，氧中的雜質濃度為1ppm以下，較佳地為0.1ppm以下)。

或者，也可以藉由採用離子植入法或離子摻雜法等對氧化物半導體膜705、氧化物半導體膜706添加氧，來減少成為施體的氧缺陷。例如，將以2.45GHz的微波電漿化了的氧添加到氧化物半導體膜705、氧化物半導體膜706中，即可。

藉由上述製程，形成電晶體712和電晶體713。電晶體712包括用作閘極電極的導電膜702、閘極絕緣膜704、氧化物半導體膜705以及用作源極電極或汲極電極的導電膜707及導電膜708。電晶體712也可以作為其構成要素包括絕緣膜711。電晶體713包括用作閘極電極的導電膜702、閘極絕緣膜704、氧化物半導體膜706以及用作源極電極或汲極電極的導電膜709及導電膜710。電晶體713也可以作為其構成要素包括絕緣膜711。

並且，隔著閘極絕緣膜704重疊於導電膜703及導電膜708的部分相當於電容器714。另外，隔著閘極絕緣膜704重疊於導電膜703及導電膜710的部分相當於電容器715。

另外，較多氧化物半導體包含第13族元素，包含第13族元素的絕緣材料與氧化物半導體的搭配良好，因此藉由將包含第13族元素的絕緣材料用於與氧化物半導體接觸的絕緣膜(在本實施例中，相當於閘極絕緣膜704、絕緣膜711)，可以保持氧化物半導體膜與上述絕緣膜的良好的介面特性。

包含第13族元素的絕緣材料是指包含一種或多種第13族元素的絕緣材料。作為包含第13族元素的絕緣材料，例如有氧化鎵、氧化鋁、氧化鋁鎵、氧化鎵鋁等。在此，氧化鋁鎵是指含鋁量(at.%)多於含鎵量(at.%)的物質，並且氧化鎵鋁是指含鎵量(at.%)等於或多於含鋁量(at.%)的物質。

例如，當以接觸於包含鎵的氧化物半導體膜的方式形成絕緣膜時，藉由將包含氧化鎵的材料用於絕緣膜，可以保持氧化物半導體膜和絕緣膜之間的良好的介面特性。例如，藉由以彼此接觸的方式設置氧化物半導體膜和包含氧化鎵的絕緣膜，可以減少產生在氧化物半導體膜和絕緣膜之間的氫的沉積(pileup)。另外，在作為絕緣膜使用屬於與氧化物半導體的成分元素相同的族的元素時，可以獲得同樣的效果。例如，使用包含氧化鋁的材料形成絕緣膜也是有效的。另外，由於氧化鋁具有不容易透射水的特性，因此從防止水侵入到氧化物半導體膜中的角度來看，使用該材料是較佳的。

此外，較佳的是，作為與氧化物半導體膜705、氧化物半導體膜706接觸的絕緣膜，採用藉由進行氧氣圍下的熱處理或氧摻雜等包含多於化學計量組成比的氧的絕緣材料。氧摻雜是指對塊體(bulk)添加氧的處理。為了明確表示不僅對薄膜表面添加氧，而且對薄膜內部添加氧，使用該術語“塊體”。此外，氧摻雜包括將電漿化了的氧添加到塊體中的氧電漿摻雜。另外，也可以使用離子植入法或離子摻雜法進行氧摻雜。

例如，當作為與氧化物半導體膜705、氧化物半導體膜706接觸的絕緣膜使用氧化鎵時，藉由進行氧氣圍下的熱處理或氧摻雜，可以將氧化鎵的組成設定為Ga₂O_x(X=3+α，0<α<1)。

此外，作為與氧化物半導體膜705、氧化物半導體膜706接觸的絕緣膜使用氧化鋁時，藉由進行氧氣圍下的熱處理或氧摻雜，可以將氧化鋁的組成設定為Al₂O_x(X=3+α，0<α<1)。

此外，作為與氧化物半導體膜705、氧化物半導體膜706接觸的絕緣膜使用氧化鎵鋁(氧化鋁鎵)時，藉由進行氧氣圍下的熱處理或氧摻雜，可以將氧化鎵鋁(氧化鋁鎵)的組成設定為Ga_xAl_2-xO_3+α(0<X<2，0<α<1)。

藉由進行氧摻雜處理，可以形成具有包含多於化學計量組成比的氧的區域的絕緣膜。藉由使具備這種區域的絕緣膜與氧化物半導體膜接觸，絕緣膜中的過剩的氧被供應到氧化物半導體膜中，可以減少氧化物半導體膜中或氧化物半導體膜與絕緣膜的介面中的氧缺陷，來可以使氧化物半導體膜成為i型化或無限趨近於i型。

也可以將具有包含多於化學計量組成比的氧的區域的絕緣膜僅用於與氧化物半導體膜705、氧化物半導體膜706接觸的絕緣膜中的位於上方的絕緣膜及位於下方的絕緣膜中的一方，但是較佳的是，用於兩者的絕緣膜。藉由將具有包含多於化學計量組成比的氧的區域的絕緣膜用於與氧化物半導體膜705、氧化物半導體膜706接觸的絕緣膜中的位於上方及下方的絕緣膜，而實現夾著氧化物半導體膜705、氧化物半導體膜706的結構，來可以進一步提高上述效果。

此外，用於氧化物半導體膜705、氧化物半導體膜706的上方或下方的絕緣膜既可以是使用具有相同的構成元素的絕緣膜，又可以是使用具有不同的構成元素的絕緣膜。例如，既可以採用上方和下方都是其組成為Ga₂O_x(X=3+α，0<α<1)的氧化鎵的結構，又可以採用上方和下方中的一方是其組成為Ga₂O_x(X=3+α，0<α<1)的氧化鎵，另一方是其組成為Al₂O_x(X=3+α，0<α<1)的氧化鋁的結構。

另外，與氧化物半導體膜705、氧化物半導體膜706接觸的絕緣膜也可以是具有包含多於化學計量組成比的氧的區域的絕緣膜的疊層。例如，也可以在氧化物半導體膜705、氧化物半導體膜706的上方形成組成為Ga₂O_x(X=3+α，0<α<1)的氧化鎵，且在其上形成組成為Ga_xAl_2- _xO_3+α(0<X<2，0<α<1)的氧化鎵鋁(氧化鋁鎵)。此外，既可以採用在氧化物半導體膜705、氧化物半導體膜706的下方形成具有包含多於化學計量組成比的氧的區域的絕緣膜的疊層的結構，又可以採用在氧化物半導體膜705、氧化物半導體膜706的上方及下方形成具有包含多於化學計量組成比的氧的區域的絕緣膜的疊層。

本實施例可以與上述實施例適當地組合而實施。

實施例4

說明根據本發明的一個實施例的記、憶體裝置的驅動電路的具體結構的一個例子。

圖13以方塊圖示出根據本發明的一個實施例的記憶體裝置的具體結構的一個例子。注意，雖然在圖13所示的方塊圖中根據功能分類記憶體裝置內的電路並將其表示為彼此獨立的方塊，但是將實際電路根據功能完全分類是困難的，一個構成要素可能會關於多個功能。

圖13所示的記憶體裝置300包括單元陣列301以及驅動電路302。驅動電路302具有：生成包括從單元陣列301讀出的資料的信號的讀出電路303；控制字線的電位的字線驅動電路304；以及控制選擇在單元陣列301中的記憶體單元中的資料寫入的位元線驅動電路305。此外，驅動電路302具有讀出電路303、字線驅動電路304，以及控制位元線驅動電路305的工作的控制電路306。

另外，如圖9所示，在單元陣列301包括多個塊時，也可以設置對應每個塊的字線驅動電路和位元線驅動電路。

此外，在圖13所示記憶體裝置300中，字線驅動電路304具有解碼器307、位準轉移器308和緩衝器309。位元線驅動電路305具有解碼器310和選擇器312。

另外，根據本發明的一個實施例的記憶體裝置300只要至少包括單元陣列301即可。並且，在根據本發明的一個實施例的記憶體裝置300的範疇內包括儲存模組，在該儲存模組中單元陣列301與驅動電路302的一部分或全部連接。儲存模組也可以處於設置有可以安裝在印刷線路板等上的連接端子，並用樹脂等來保護的所謂封裝狀態。

此外，單元陣列301、讀出電路303、字線驅動電路304、位元線驅動電路305、控制電路306既可以使用一個基板來形成，又可以使用不同基板來形成。

在使用不同基板的情況下，可以藉由FPC(Flexible Printed Circuit：撓性印刷電路)等來確保電連接。在此情況下，控制電路302的一部分也可以藉由COF(Chip On Film：薄膜上晶片)方法而被連接至FPC。此外，可以藉由COG(Chip On Glass：玻璃上晶片)方法來確保電連接。

當記憶體裝置300被輸入包括單元陣列301的位址(Ax，Ay)作為資訊的信號AD時，控制電路306將列方向上的位址Ax發送到位元線驅動電路305，而將列方向上的位址Ay發送到字線驅動電路304。此外，控制電路306將包括輸入到記憶體裝置300的資料的信號DATA發送到位元線驅動電路305。

單元陣列301中的資料的寫入工作或讀出資料工作由供應給控制電路306的信號RE(Read enable：讀使能)、信號WE(Write enable：寫使能)等選擇。再者，如圖9所示，在單元陣列301包括多個塊時，控制電路306中也可以輸入有用來選擇上述組的信號CE(Chip enable：晶片使能)。在此情況下，在由信號CE選擇的塊中進行由信號RE、信號WE選擇的工作。

在單元陣列301中，當由信號WE選擇寫入工作時，根據來自控制電路306的指令，在字線驅動電路304所具有的解碼器307中生成用於選擇對應於位址Ay的記憶體單元的信號。由位準轉移器308調整該信號的電位的幅度，然後在緩衝器309中處理該信號的波形，而將該信號輸入到單元陣列301。另一方面，在位元線驅動電路305中，根據來自控制電路306的指令，生成用於選擇在解碼器310中選澤的記憶體單元中對應於位址Ax的記憶體單元的信號。該信號被輸入到選擇器312。在選擇器312中，根據被輸入的信號採樣信號DATA，且將被採樣的信號輸入到對應於位址(Ax，Ay)的記憶體單元。

另外，在單元陣列301中，當由信號RE選擇讀出工作時，根據來自控制電路306的指令，在字線驅動電路304所具有的解碼器307中生成用於選擇對應於位址Ay的記憶體單元的信號。利用位準轉移器308來調整該信號的幅度，然後在緩衝器309中處理信號的波形，而將該信號輸入到單元陣列301。另一方面，在讀出電路303中，根據來自控制電路306的指令，選擇由解碼器307選擇的記憶體單元中的對應於位址Ax的記憶體單元。並且，讀出儲存在對應於位址(Ax，Ay)的記憶體單元中的資料，並生成包括該資料的信號。

本實施例可以與上述實施例適當地組合而實施。

實施例5

在本實施例中，對讀出電路的具體結構的一個例子進行說明。

從單元陣列讀出的電位的位準由寫入到記憶體單元的資料決定。因此，理想地，當相同數位值的資料被儲存在多個記憶體單元中時，從這多個記憶體單元中讀出的所有電位的位準應該彼此相同。然而，實際情況是，有時用作記憶元件的電晶體或當讀出時用作切換元件的電晶體的特性在多個記憶體單元之間不同。在此情況中，即使所有要讀出的資料具有相同數位值，實際讀出的電位仍會不同，因此電位可能是廣泛分佈的。因此，較佳的是，在驅動電路中設置如下讀出電路，即：即使從單元陣列讀出的電位彼此輕微地不同，所形成的信號仍具有精確的資料，並具有根據所希望的規定來處理的幅度和波形的讀出電路。

圖14示出讀出電路的一個例子的電路圖。圖14所示的讀出電路包括：電晶體260，其用作切換元件，用於控制從單元陣列讀出的電位Vdata輸入到讀出電路；以及用作電阻器的電晶體261。另外，圖14所示的讀出電路還具有運算放大器262。

明確而言，電晶體261的閘極電極分別與汲極端子連接，並且閘極電極及汲極端子施加有高位準的電源電位Vdd。另外，電晶體261的源極端子與運算放大器262的非反相輸入端子(+)連接。因此，電晶體261用作連接在施加有電源電位Vdd的節點和運算放大器262的非反相輸入端子(+)之間的電阻器。另外，雖然在圖14中將連接有閘極電極和汲極端子的電晶體用作電阻器，但是本發明不侷限於該結構，只要是用作電阻器的元件就可以使用。

另外，用作切換元件的電晶體260的閘極電極分別與位元線連接。並且，根據位元線的電位控制對電晶體260所具有的源極電極的電位Vdata的供應。

當連接到位元線的電晶體260導通時，利用電晶體260和電晶體261對電位Vdata和電源電位Vdd進行電阻分割來得到的電位被施加到運算放大器262的非反輸入端子(+)。並且，因為電源電位Vdd的位準被固定，所以藉由電阻分割得到的電位的位準反映電位Vdata的位準，即被讀出的資料的數位值。

另一方面，參考電位Vref被供應到運算放大器262的反相輸入端子(-)。可以根據施加到非反輸入端子(+)的電位相對於參考電位Vref高或低來改變輸出端子的電位Vout的位準。由此，可以獲得間接包括資料的信號。

注意，即使記憶體單元儲存有相同值，也有時由於記憶體單元之間的特性偏差而會產生被讀出的電位Vdata的位準偏差，而該電位的位準廣泛地分佈。因此，為了精確地讀出資料的值，考慮到節點的電位Vdata的偏差來決定參考電位Vref的位準。

另外，由於圖14示出使用二值的數字值時的讀出電路的一個例子，所以對於被施加電位Vdata的節點分別使用一個用來讀出資料的運算放大器。然而，運算放大器的數量不侷限於此。當使用n值(n是2以上的自然數)的資料時，對於被施加電位Vdata的節點的運算放大器的數量是n-1。

本實施例可以與上述實施例適當地組合來實施。

實施例6

除了氧化物半導體之外，實際測量的絕緣閘極型電晶體的遷移率因各種原因而比本來的遷移率低。作為使遷移率降低的原因，有半導體內部的缺陷或半導體和絕緣膜之間的介面的缺陷，但是當使用Levinson模型時，可以理論性地導出假定在半導體內部沒有缺陷時的遷移率。於是，在本實施例中，理論性地導出在半導體內部沒有缺陷的理想的氧化物半導體的遷移率，並示出使用這種氧化物半導體形成微型電晶體時的特性的計算結果。

當以半導體本來的遷移率為μ₀，以所測量的遷移率為μ，且假定在半導體中存在某種位能障壁(晶界等)時，遷移率μ可以由下述算式2表示其關係。

[算式2]

注意，E是位能障壁的高度，k是玻爾茲曼常數，T是絕對溫度。此外，當假定位能障壁由於缺陷而發生時，在Levinson模型中下述算式3成立。

[算式3]

另外，e是基本電荷，N是通道形成區內的每單位面積的平均缺陷密度，ε是半導體的介電常數，n是包括在每單位面積的通道形成區中的載子數，C_ox是每單位面積的電容，V_g是閘極電壓，t是通道形成區的厚度。注意，在採用厚度為30nm以下的半導體膜的情況下，通道形成區的厚度可以與半導體膜的厚度相同。線性區中的汲極電流I_d可以由下述算式4表示。

[算式4]

L是通道長度，W是通道寬度，並且L=W=10μm。此外，V_d是汲極電壓。當用V_g除上述算式的兩邊，且對兩邊取對數時，可以得到下述算式5。

[算式5]

算式5的右邊是V_g的函數。由上述算式5可知，可以根據以縱軸為1n(I_d/V_g)以橫軸為1/V_g來標繪出測量值而得到的圖表的直線的傾斜度求得缺陷密度N。也就是說，根據電晶體的I_d-V_g特性可以對缺陷密度進行評價。在銦(In)、錫(Sn)、鋅(Zn)的比率為In:Sn:Zn=1:1:1的氧化物半導體中，缺陷密度N是1×10¹²/cm²左右。

基於如上所述那樣求得的缺陷密度等且根據藉由算式2及算式3可以導出μ₀=120cm²/Vs。在有缺陷的In-Sn-Zn類氧化物中測量出來的遷移率為35cm²/Vs左右。但是，可以預測到沒有半導體內部及半導體和絕緣膜之間的介面的缺陷的氧化物半導體的遷移率μ₀成為120cm²/Vs。

然而，即使在半導體內部沒有缺陷，電晶體的傳輸特性也受通道形成區和閘極絕緣膜之間的介面中的散射的影響。換言之，離閘極絕緣膜介面有x的距離的位置上的遷移率μ₁可以由下述算式6表示。

[算式6]

在此，D是閘極方向上的電場，且B、G是常數。B及G可以根據實際的測量結果求得。根據上述測量結果，B=4.75×10⁷cm/s，G=10nm(介面散射到達的深度)。可知當D增加(即，閘極電壓V_g增高)時，算式6的第二項也增加，所以遷移率μ₁降低。

圖18示出計算一種電晶體的遷移率μ₂而得到的結果，在該電晶體中將沒有半導體內部的缺陷的理想的氧化物半導體用於通道形成區。另外，在計算中，使用Synopsys公司製造的裝置模擬軟體Sentaurus Device，並且作為氧化物半導體，將能隙設定為2.8電子伏特，將電子親和力設定為4.7電子伏特，將相對介電常數設定為15，並將厚度設定為15nm。上述值藉由測定以濺射法形成的薄膜來得到。

再者，將閘極電極的功函數設定為5.5電子伏特，將源極電極的功函數設定為4.6電子伏特，並且將汲極電極的功函數設定為4.6電子伏特。另外，將閘極絕緣膜的厚度設定為100nm，並將相對介電常數設定為4.1。通道長度L和通道幅度W都為10μm，而汲極電極電壓V_d為0.1V。

如圖18所示，雖然當閘極電壓V_g為1V多時遷移率μ2示出100cm²/Vs以上的峰值，但是當閘極電壓V_g更高時，介面散亂變大，並遷移率μ₂降低。另外，為了降低介面散亂，較佳的是，在原子級上將半導體膜表面設定為平坦(Atomic Layer Flatness)。

圖19A至圖21C示出對使用具有上述遷移率的氧化物半導體形成微型電晶體時的電特性進行計算而得到的結果。另外，圖22A和圖22B示出用於計算的電晶體的剖面結構。圖22A和圖22B所示的電晶體在氧化物半導體膜中具有呈現n⁺導電型的半導體區8103a及半導體區8103c。半導體區8103a及半導體區8103c的電阻率為2×10^-3Ωcm。

圖22A所示的電晶體形成在基底絕緣膜8101和以埋入在基底絕緣膜8101中的方式形成的由氧化鋁形成的埋入絕緣物8102上。電晶體包括半導體區8103a、半導體區8103c、夾在它們之間且成為通道形成區的本徵的半導體區8103b、閘極電極8105。

在閘極電極8105和半導體區8103b之間具有閘極絕緣膜8104，在閘極電極8105的雙側面具有側壁絕緣物8106a及側壁絕緣物8106b，並且在閘極電極8105的上部具有用來防止閘極電極8105與其他佈線的短路的絕緣物8107。側壁絕緣物的幅度為5nm。另外，以接觸於半導體區8103a及半導體區8103c的方式具有源極電極8108a及汲極電極8108b。另外，該電晶體的通道幅度為40nm。

圖22B所示的電晶體與圖22A所示的電晶體的相同之處為：形成在基底絕緣膜8101和由氧化鋁形成的埋入絕緣物8102上；並且包括半導體區8103a、半導體區8103c、夾在它們之間的本徵的半導體區8103b、幅度為33nm的閘極電極8105、閘極絕緣膜8104、側壁絕緣物8106a及側壁絕緣物8106b、絕緣物8107以及源極電極8108a及汲極電極8108b。

圖22A所示的電晶體與圖22B所示的電晶體的不同之處為側壁絕緣物8106a及側壁絕緣物8106b下的半導體區的導電型。在圖22A所示的電晶體中側壁絕緣物8106a及側壁絕緣物8106b下的半導體區為呈現n⁺導電型的半導體區8103a及半導體區8103c，而在圖22B所示的電晶體中側壁絕緣物8106a及側壁絕緣物8106b下的半導體區為本徵的半導體區8103b。換言之，在圖22B所示的氧化物半導體膜中具有既不與半導體區8103a(半導體區8103c)重疊也不與閘極電極8105重疊的寬度為Loff的區域。將該區域稱為偏置(offset)區，並且將其幅度稱為偏置長度。如圖22B所示，偏置長度Loff與側壁絕緣物8106a(側壁絕緣物8106b)的幅度相同。

用於計算的其他參數為如上所述的參數。在計算中，使用Synopsys公司製造的裝置模擬軟體Sentaurus Device。圖19A至圖19C示出圖22A所示的結構的電晶體的汲極電流(I_d，實線)及遷移率(μ，虛線)的閘極電壓(V_g，閘極與源極電極的電位差)依賴性。將汲極電壓(汲極電極與源極電極的電位差)設定為+1V來計算汲極電流I_d，並且將汲極電壓設定為+0.1V來計算遷移率μ。

圖19A為閘極絕緣膜的厚度t為15nm時的圖，圖19B為閘極絕緣膜的厚度t為10nm時的圖，並且圖19C為閘極絕緣膜的厚度t為5nm時的圖。閘極絕緣膜的厚度t越薄，尤其是截止狀態下的汲極電極電流I_d(截止電流)越顯著降低。另一方面，遷移率μ的峰值或導通狀態時的汲極電流I_d(導通電流)沒有顯著的變化。可知當閘極電壓為1V左右時汲極電流超過記憶體單元等所需要的10μA。

圖20A至圖20C示出在圖22B所示的結構的電晶體中當偏置長度Loff為5nm時的汲極電流I_d(實線)及遷移率μ(虛線)的閘極電壓V_g依賴性。將汲極電壓設定為+1V來計算汲極電流I_d，並且將汲極電壓設定為+0.1V來計算遷移率μ。圖20A為閘極絕緣膜的厚度t為15nm時的圖，圖20B為閘極絕緣膜的厚度t為10nm時的圖，並且圖20C為閘極絕緣膜的厚度t為5nm時的圖。

另外，圖21A至圖21C示出在圖22B所示的結構的電晶體中當偏置長度Loff為15nm時的汲極電流I_d(實線)及遷移率μ(虛線)的閘極電壓依賴性。將汲極電壓設定為+1V來計算汲極電流I_d，並且將汲極電壓設定為+0.1V來計算遷移率μ。圖21A為閘極絕緣膜的厚度t為15nm時的圖，圖21B為閘極絕緣膜的厚度t為10nm時的圖，並且圖21C為閘極絕緣膜的厚度t為5nm時的圖。

無論在圖20A至圖20C中還是在圖21A至圖21C中，都是閘極絕緣膜越薄，截止電流越顯著降低，但是遷移率μ的峰值或導通電流沒有顯著的變化。

另外，在圖19A至圖19C中遷移率μ的峰值為80cm²/Vs左右，而在圖20A至圖20C中遷移率μ的峰值為60cm²/Vs左右，且在圖21A至圖21C中遷移率μ的峰值為40cm²/Vs左右，並且偏置長度Loff越增加，遷移率μ的峰值越降低。另外，截止電流也有同樣的趨勢。另一方面，雖然導通電流也隨著偏置長度Loff的增加而減少，但是該減少與截止電流的降低相比則要平緩得多。另外，可知當閘極電壓為1V左右時汲極電極電流超過記憶體單元等所需要的10μA。

本實施例可以與上述實施例適當地組合來實施。

實施例7

將以In、Sn、Zn為主要成分的氧化物半導體用於通道形成區的電晶體藉由當形成該氧化物半導體時加熱基板進行成膜或在形成氧化物半導體膜之後進行熱處理來可以得到良好的特性。另外，主要成分是指占組成比5atomic%以上的元素。於是，在本實施例中，使用圖23A至圖29說明藉由在形成氧化物半導體膜之後意圖性地加熱基板來提高電晶體的遷移率的情況。

藉由在形成以In、Sn、Zn為主要成分的氧化物半導體膜之後意圖性地加熱基板，可以提高電晶體的遷移率。另外，藉由使電晶體的臨界值電壓向正方向漂移來可以實現常截止化。

例如，圖23A至圖23C示出使用以In、Sn、Zn為主要成分且通道長度L為3μm且通道寬度W為10μm的氧化物半導體膜以及厚度為100nm的閘極絕緣膜的電晶體的特性。另外，V_d為10V。

圖23A示出不意圖性地加熱基板藉由濺射法形成以In、Sn、Zn為主要成分的氧化物半導體膜時的電晶體特性。此時遷移率為18.8cm²/Vs。另一方面，藉由意圖性地加熱基板形成以In、Sn、Zn為主要成分的氧化物半導體膜，可以提高遷移率。圖23B示出將基板加熱為200℃來形成以In、Sn、Zn為主要成分的氧化物半導體膜時的電晶體特性，此時的遷移率為32.2cm²/Vs。

藉由在形成以In、Sn、Zn為主要成分的氧化物半導體膜之後進行熱處理，可以進一步提高遷移率。圖23C示出在200℃下藉由濺射法形成以In、Sn、Zn為主要成分的氧化物半導體膜之後進行650℃的熱處理時的電晶體特性。此時遷移率為34.5cm²/Vs。

藉由意圖性地加熱基板，可以期待防止在使用濺射法形成膜時水分被引入到氧化物半導體層中的效果。此外，藉由在成膜後進行熱處理，還可以從氧化物半導體膜中釋放而去除氫、羥基或水分，如上述那樣可以提高遷移率。上述遷移率的提高可以認為不僅是因為藉由脫水化‧脫氫化去除雜質，而且因為藉由高密度化使原子間距離變短的緣故。此外，藉由從氧化物半導體去除雜質而使其高純度化，可以實現結晶化。可以預測到像這樣被高純度化的非單晶氧化物半導體會能夠實現理想的超過100cm²/Vs的場效應遷移率。

也可以對以In、Sn、Zn為主要成分的氧化物半導體注入氧離子，藉由熱處理釋放該氧化物半導體所含有的氫、羥基或水分，在該熱處理同時或藉由在該熱處理之後的熱處理使氧化物半導體晶化。藉由上述晶化或再晶化的處理可以得到結晶性良好的非單晶氧化物半導體。

藉由意圖性地加熱基板進行成膜及/或在成膜後進行熱處理，不僅可以提高場效應遷移率，而且還有助於實現電晶體的常截止化。將不意圖性地加熱基板來形成的以In、Sn、Zn為主要成分的氧化物半導體膜用作通道形成區的電晶體有臨界值電壓漂移到負一側的傾向。然而，在採用藉由意圖性地加熱基板來形成的氧化物半導體膜時，可以解決該臨界值電壓的負漂移化的問題。換言之，臨界值電壓向電晶體成為常截止的方向漂移，並且從圖23A與圖23B的對比也可以確認到該傾向。

另外，也可以藉由改變In、Sn及Zn的比率來控制臨界值電壓，作為組成比採用In:Sn:Zn=2:1:3來可以實現電晶體的常截止化。另外，藉由使用原子數比為In:Sn:Zn=1:1:1、2:1:3、1:2:2或20:45:35的In-Sn-Zn類氧化物的靶材形成氧化物半導體膜，容易形成多晶或CAAC。

將意圖性的基板加熱的溫度或熱處理溫度設定為150℃以上，較佳地設定為200℃以上，更佳地設定為400℃以上。藉由在更高的溫度下進行成膜或進行熱處理，可以實現電晶體的常截止化。

另外，藉由意圖性地加熱基板來形成膜及/或在成膜後進行熱處理，可以提高對於閘極偏壓‧應力的穩定性。例如，在2MV/cm，150℃且一個小時施加的條件下，可以使漂移分別為小於±1.5V，較佳地為小於1.0V。

實際上，對在形成氧化物半導體膜後不進行加熱處理的樣品1和進行了650℃的加熱處理的樣品2的電晶體進行BT測試。

首先，將基板溫度設定為25℃，將V_d設定為10V，而對電晶體的V_g-I_d特性進行測量。另外，V_d示出汲極電壓(汲極電極和源極電極的電位差)。接著，將基板溫度設定為150℃，將V_d設定為0.1V。然後，以使施加到閘極絕緣膜608的電場強度成為2MV/cm的方式將V_g設定為20V，一直保持該狀態一個小時。接著，將V_g設定為0V。接著，將基板溫度設定為25℃，將V_d設定為10V，而進行電晶體的V_g-I_d測量。將該測試稱為正BT測試。

與此同樣，首先將基板溫度設定為25℃，將V_d設定為10V，對電晶體的V_g-I_d特性進行測量。接著，將基板溫度設定為150℃，將V_d設定為0.1V。然後，以使施加到閘極絕緣膜608的電場強度成為-2MV/cm的方式將V_g設定為-20V，一直保持該狀態一個小時。接著，將V_g設定為0V。接著，將基板溫度設定為25℃，將V_d設定為10V，對電晶體的V_g-I_d進行測量。將該測試稱為負BT測試。

圖24A示出樣品1的正BT測試的結果，而圖24B示出負BT測試的結果。另外，圖25A示出樣品2的正BT測試的結果，而圖25B示出負BT測試的結果。

樣品1的因正BT測試及負BT測試而發生的臨界值電壓變動分別為1.80V及-0.42V。另外，樣品2的因正BT測試及負BT測試而發生的臨界值電壓變動分別為0.79V及0.76V。樣品1及樣品2的BT測試前後的臨界值電壓變動都小，由此可知其可靠性高。

熱處理可以在氧氣圍中進行，但是也可以首先在氮、惰性氣體或減壓下進行熱處理之後在含有氧的氣圍中進行熱處理。藉由在首先進行脫水化‧脫氫化之後將氧添加到氧化物半導體，可以進一步提高熱處理的效果。此外，作為在後面添加氧的方法，也可以採用以電場加速氧離子並將其注入到氧化物半導體膜中的方法。

雖然在氧化物半導體中及該氧化物半導體與接觸於該氧化物半導體的膜的介面容易產生由氧缺陷導致的缺陷，但是藉由該熱處理使氧化物半導體中含有過剩的氧，可以利用過剩的氧補充不斷產生的氧缺陷。過剩的氧是主要存在於晶格間的氧，並且藉由將該氧濃度設定為1×10¹⁶/cm³以上且2×10²⁰/cm³以下，可以在不使結晶變歪等的狀態下使氧化物半導體中含有氧。

此外，藉由熱處理至少在氧化物半導體的一部分中含有結晶，可以獲得更穩定的氧化物半導體膜。例如，在使用組成比為In:Sn:Zn=1:1:1的靶材，不意圖性地加熱基板而進行濺射法形成膜來形成的氧化物半導體膜中，藉由利用X線衍射(XRD:X-Ray Diffraction)觀察到光暈圖案(halo pattern)。藉由對該所形成的氧化物半導體膜進行熱處理，可以使其結晶化。雖然熱處理溫度是任意的溫度，但是例如藉由進行650℃的熱處理，可以利用X線衍射觀察到明確的衍射峰值。

實際進行In-Sn-Zn類氧化物半導體膜的XRD分析。作為XRD衍射，使用Bruker AXS公司製造的X線衍射裝置D8 ADVANCE並利用平面外(Out-of-Plane)法來進行測量。

作為進行XRD分析的樣品，準備樣品A及樣品B。以下說明樣品A及樣品B的製造方法。

在完成了脫氫化處理的石英基板上形成厚度為100nm的In-Sn-Zn類氧化物半導體膜。

在氧氣圍下使用濺射裝置以100W(DC)的功率來形成In-Sn-Zn類氧化物半導體膜。作為靶材使用In:Sn:Zn=1:1:1[原子數比]的In-Sn-Zn類氧化物靶材。另外，將成膜時的基板加熱溫度設定為200℃。藉由上述步驟製造的樣品為樣品A。

接著，對以與樣品A相同的方法製造的樣品以650℃的溫度進行加熱處理。首先，在氮氣圍下進行一個小時的加熱處理，然後不降低溫度地在氧氣圍下再進行一個小時的加熱處理。藉由上述步驟製造的樣品為樣品B。

圖28示出樣品A及樣品B的XRD光譜。在樣品A中沒有觀測到起因於結晶的峰值，但是在樣品B中當2θ為35deg近旁及37deg至38deg時觀察到起因於結晶的峰值。

像這樣，藉由在形成以In、Sn、Zn為主要成分的氧化物半導體時意圖性地進行加熱及/或在成膜後進行加熱處理，可以提高電晶體特性。

該基板加熱或熱處理起到不使膜中含有對於氧化物半導體來說是惡性雜質的氫或羥基或者從膜中去除該雜質的作用。換言之，藉由去除在氧化物半導體中產生施體的雜質的氫來可以實現高純度化，由此可以實現電晶體的常截止化，並且藉由氧化物半導體被高純度化來可以使截止電流為1aA/μm以下。在此，上述截止電流值的每單位示出每通道寬度1μm的電流值。

圖29示出電晶體的截止電流與測量時的基板溫度(絕對溫度)的倒數的關係。在圖29中，橫軸表示測量時的基板溫度的倒數乘以1000而得到的數值(1000/T)。

如圖29所示那樣，當基板溫度為125℃時可以將截止電流設定為1aA/μm(1×10^-18A/μm)以下，當85℃時設定為100zA/μm(1×10^-19A/μm)以下，當室溫(27℃)時設定為1zA/μm(1×10^-21A/μm)以下。較佳地，當125℃時可以將截止電流設定為0.1aA/μm(1×10^-19A/μm)以下，當85℃時設定為10zA/μm(1×10^-20A/μm)以下，當室溫時設定為0.1zA/μm(1×10^-22A/μm)以下。明顯的是，上述截止電流值比將Si用於半導體膜的電晶體的截止電流值極低。

另外，為了防止當形成氧化物半導體膜時氫或水分混入到膜中，較佳的是，充分抑制來自沉積室外部的洩漏或來自沉積室內壁的脫氣來實現濺射氣體的高純度化。例如，為了防止水分被包含在膜中，較佳的是，作為濺射氣體使用其露點為-70℃以下的氣體。另外，較佳的是，使用靶材本身不含有氫或水分等雜質的被高純度化的靶材。以In、Sn、Zn為主要成分的氧化物半導體可以藉由熱處理去除膜中的水分，但是與以In、Ga、Zn為主要成分的氧化物半導體相比水分的釋放溫度高，所以形成原本就不含有水分的膜較佳。

另外，在使用形成氧化物半導體膜之後進行650℃的加熱處理的樣品B的電晶體中，對基板溫度與電特性的關係進行評價。

用於測量的電晶體的通道長度L為3μm，通道寬度W為10μm，Lov為0μm，dW為0μm。另外，將V_d設定為10V。此外，在基板溫度為-40℃，-25℃，25℃，75℃，125℃及150℃下進行測量。另外，在上述電晶體中，將閘極電極與源極電極及汲極電極重疊的部分的寬度稱為Lov，並且將源極電極及汲極電極的從氧化物半導體膜超出的部分的寬度稱為dW。

圖26示出I_d(實線)及遷移率(虛線)的V_g依賴性。另外，圖27A示出基板溫度與臨界值電壓的關係，而圖27B示出基板溫度與遷移率的關係。

根據圖27A可知基板溫度越高臨界值電壓越低。另外，作為其範圍，在-40℃至150℃的基板溫度下臨界值電壓為1.09V至-0.23V。

此外，根據圖27B可知基板溫度越高遷移率越低。另外，作為其範圍，在-40℃至150℃的基板溫度下，場效應遷移率為36cm²/Vs至32cm²/Vs。由此，可知在上述溫度範圍內電特性變動較小。

在將上述那樣的以In、Sn、Zn為主要成分的氧化物半導體用於通道形成區的電晶體中，可以在將截止電流保持為1aA/μm以下的狀態下，將遷移率設定為30cm²/Vs以上，較佳地設定為40cm²/Vs以上，更較地設定為60cm²/Vs以上，而滿足LSI所要求的導通電流值。例如，在L/W=33nm/40nm的FET中，當閘極電壓為2.7V，汲極電壓為1.0V時，可以流過12μA以上的導通電流。另外，在電晶體的工作所需要的溫度範圍內也可以確保足夠的電特性。當具有這種特性時，即使在使用Si半導體製造的積體電路中混裝有使用氧化物半導體形成的電晶體，也可以實現具有新的功能的積體電路而不用犧牲工作速度。

本實施例可以與上述實施例適當地組合而實施。

實施例1

在本實施例中，參照圖30A和圖30B等對將In-Sn-Zn類氧化物用於氧化物半導體膜的電晶體的一個例子進行說明。

圖30A和圖30B是共面型的頂閘頂接觸結構的電晶體的俯視圖以及剖面圖。圖30A示出電晶體的俯視圖。另外，圖30B示出對應於圖30A的鏈式線A-B的剖面A-B。

圖30B所示的電晶體包括：基板1100；設置在基板1100上的基底絕緣膜1102；設置在基底絕緣膜1102附近的保護絕緣膜1104；設置在基底絕緣膜1102及保護絕緣膜1104上的具有高電阻區1106a及低電阻區1106b的氧化物半導體膜1106；設置在氧化物半導體膜1106上的閘極絕緣膜1108；以隔著閘極絕緣膜1108與氧化物半導體膜1106重疊的方式設置的閘極電極1110；與閘極電極1110的側面接觸地設置的側壁絕緣膜1112；至少與低電阻區1106b接觸地設置的一對電極1114；以至少覆蓋氧化物半導體膜1106、閘極電極1110及一對電極1114的方式設置的層間絕緣膜1116；以及以藉由設置在層間絕緣膜1116中的開口部至少與一對電極1114中的一方連接的方式設置的佈線1118。

另外，雖然未圖示，但是上述電晶體還可以包括覆蓋層間絕緣膜1116及佈線1118地設置的保護膜。藉由設置該保護膜，可以降低因層間絕緣膜1116的表面傳導而產生的微小洩漏電流，而可以降低電晶體的截止電流。

本實施例可以與上述實施例適當地組合而實施。

實施例2

在本實施例中，示出與上述不同的將In-Sn-Zn類氧化物半導體用於氧化物半導體膜的電晶體的另一個例子。

圖31A和圖31B是示出在本實施例中製造的電晶體的結構的俯視圖以及剖面圖。圖31A是電晶體的俯視圖。另外，圖31B是對應於圖31A的鏈式線A-B的剖面圖。

圖31B所示的電晶體包括：基板600；設置在基板600上的基底絕緣膜602；設置在基底絕緣膜602上的氧化物半導體膜606；與氧化物半導體膜606接觸的一對電極614；設置在氧化物半導體膜606及一對電極614上的閘極絕緣膜608；以隔著閘極絕緣膜608與氧化物半導體膜606重疊的方式設置的閘極電極610；覆蓋閘極絕緣膜608及閘極電極610地設置的層間絕緣膜616；藉由設置在層間絕緣膜616中的開口部與一對電極614連接的佈線618；以及以覆蓋層間絕緣膜616及佈線618的方式設置的保護膜620。

作為基板600使用玻璃基板，作為基底絕緣膜602使用氧化矽膜，作為氧化物半導體膜606使用In-Sn-Zn類氧化物半導體，作為一對電極614使用鎢膜，作為閘極絕緣膜608使用氧化矽膜，作為閘極電極610使用氮化鉭膜和鎢膜的疊層結構，作為層間絕緣膜616使用氧氮化矽膜和聚醯亞胺膜的疊層結構，作為佈線618使用按順序層疊有鈦膜、鋁膜、鈦膜的疊層結構，作為保護膜620使用聚醯亞胺膜。

另外，在具有圖31A所示的結構的電晶體中，將閘極電極610與一對電極614重疊的部分的寬度稱為Lov。同樣地，將一對電極614的從氧化物半導體膜606超出的部分的寬度稱為dW。

本實施例可以與上述實施例適當地組合而實施。

實施例3

根據本發明的一個實施例的記憶體裝置可以提高每單位面積的儲存容量，而不使製程複雜化。因此，藉由使用根據本發明的一個實施例的記憶體裝置，可以提供原價低廉的小型電子裝置或具有高功能的電子裝置。

可以將根據本發明的一個實施例的記憶體裝置用於顯示裝置、筆記本型個人電腦或者具備記錄媒體的影像再現裝置(典型的是，能夠再現記錄媒體諸如DVD(Digital Versatile Disc：數位多功能光碟)等並具有顯示該影像的顯示器的裝置)。除此之外，作為可以使用根據本發明的一個實施例的記憶體裝置的電子裝置，可以舉出行動電話、可攜式遊戲機、可攜式資訊終端、電子書閱讀器、攝像機、數位靜態照相機、護目鏡型顯示器(頭盔顯示器)、導航系統、音頻再現裝置(例如，汽車音響和數位音頻播放器)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)、自動售貨機等。圖32A至32C示出這些電子裝置的具體例。

圖32A是一種可攜式遊戲機，包括外殼7031、外殼7032、顯示部7033、顯示部7034、麥克風7035、揚聲器7036、操作鍵7037、觸控筆7038等。可以將根據本發明的一個實施例的記憶體裝置用於用來控制可攜式遊戲機的驅動的積體電路。藉由將根據本發明的一個實施例的記憶體裝置用於用來控制可攜式遊戲機的驅動的積體電路，可以提供原價低廉的小型可攜式遊戲機或具有高功能的可攜式遊戲機。注意，雖然圖32A所示的可攜式遊戲機包括兩個顯示部7033和7034，但是可攜式遊戲機所具有的顯示部的數量不侷限於此。

圖32B是一種行動電話，包括外殼7041、顯示部7042、聲音輸入部7043、聲音輸出部7044、操作鍵7045、光接收部7046等。藉由將由光接收部7046接收的光轉換為電信號，可以提取外部的影像。可以將根據本發明的一個實施例的記憶體裝置用於用來控制行動電話的驅動的積體電路。藉由將根據本發明的一個實施例的記憶體裝置用於用來控制行動電話的驅動的積體電路，可以提供原價低廉的小型行動電話或具有高功能的行動電話。

圖32C是一種可攜式資訊終端，包括外殼7051、顯示部7052、操作鍵7053等。在圖32C所示的可攜式資訊終端中，也可以將數據機安裝在外殼7051的內部。可以將根據本發明的一個實施例的記憶體裝置用於用來控制可攜式資訊終端的驅動的積體電路。藉由將根據本發明的一個實施例的記憶體裝置用於用來控制可攜式資訊終端的驅動的積體電路，可以提供原價被抑制為低廉的小型可攜式資訊終端或具有高功能的可攜式資訊終端。

本實施例可以與上述實施例適當地組合而實施。

100．．．單元陣列

101．．．記憶體單元

102．．．電晶體

103．．．電容器

104．．．基板

105．．．半導體膜

106．．．導電膜

107．．．導電膜

108．．．絕緣膜

109．．．導電膜

110．．．絕緣膜

111．．．導電膜

115．．．半導體膜

116．．．導電膜

117．．．導電膜

118．．．絕緣膜

119．．．導電膜

120．．．絕緣膜

121．．．導電膜

125．．．半導體膜

126．．．導電膜

127．．．導電膜

128．．．絕緣膜

129．．．導電膜

130．．．絕緣膜

131．．．導電膜

135．．．半導體膜

136．．．導電膜

137．．．導電膜

138．．．絕緣膜

139．．．導電膜

140．．．絕緣膜

141．．．導電膜

200．．．單元陣列

201．．．記憶體單元

202．．．電晶體

202a．．．電晶體

202b．．．電晶體

202c．．．電晶體

202d．．．電晶體

203．．．電容器

203a．．．電容器

203b．．．電容器

203c．．．電容器

203d．．．電容器

204．．．基板

205a．．．半導體膜

205b．．．半導體膜

205c．．．半導體膜

205d．．．半導體膜

206a．．．導電膜

206b．．．導電膜

206c．．．導電膜

206d．．．導電膜

207a．．．導電膜

207b．．．導電膜

207c．．．導電膜

207d．．．導電膜

208．．．絕緣膜

209．．．導電膜

215a．．．半導體膜

215b．．．半導體膜

215c．．．半導體膜

215d．．．半導體膜

216a．．．導電膜

216b．．．導電膜

216c．．．導電膜

216d．．．導電膜

217a．．．導電膜

217b．．．導電膜

217c．．．導電膜

217d．．．導電膜

218．．．絕緣膜

219．．．導電膜

230．．．絕緣膜

231．．．導電膜

232．．．絕緣膜

234．．．絕緣膜

235．．．絕緣膜

236．．．導電膜

240．．．絕緣膜

241．．．絕緣膜

242．．．導電膜

243．．．絕緣膜

244．．．絕緣膜

245．．．絕緣膜

246．．．導電膜

247．．．絕緣膜

260．．．電晶體

261．．．電晶體

262．．．運算放大器

290．．．塊

291．．．塊

300．．．記憶體裝置

301．．．單元陣列

302．．．驅動電路

303．．．電路

304．．．字線驅動電路

305．．．位元線驅動電路

306．．．控制電路

307．．．解碼器

308．．．位準轉移器

309．．．緩衝器

310．．．解碼器

312．．．選擇器

600．．．基板

602．．．基底絕緣膜

604．．．一對電極

606．．．氧化物半導體膜

608．．．閘極絕緣膜

610．．．閘極電極

614．．．一對電極

616．．．層間絕緣膜

618．．．佈線

620．．．保護膜

700．．．基板

701．．．絕緣膜

702．．．導電膜

703．．．導電膜

704．．．閘極絕緣膜

705．．．氧化物半導體膜

706．．．氧化物半導體膜

707．．．導電膜

708．．．導電膜

709．．．導電膜

710．．．導電膜

711．．．導電膜

712．．．電晶體

713．．．電晶體

714．．．電容器

715．．．電容器

1100．．．基板

1102．．．基底絕緣膜

1104．．．保護絕緣膜

1106a．．．高電阻區

1106b．．．低電阻區

1106．．．氧化物半導體膜

1108．．．閘極絕緣膜

1110．．．閘極電極

1112．．．側壁絕緣膜

1114．．．一對電極

1116．．．層間絕緣膜

1118．．．佈線

7031．．．外殼

7032．．．外殼

7033．．．顯示部

7034．．．顯示部

7035．．．麥克風

7036．．．揚聲器

7037．．．操作鍵

7038．．．觸控筆

7041．．．外殼

7042．．．顯示部

7043．．．聲音輸入部

7044．．．聲音輸出部

7045．．．操作鍵

7046．．．光接收部

7051．．．外殼

7052．．．顯示部

7053．．．操作鍵

8101．．．基底絕緣膜

8102．．．埋入絕緣物

8103a．．．半導體區

8103b．．．半導體區

8103c．．．半導體區

8104．．．閘極絕緣膜

8105．．．閘極電極

8106a．．．側壁絕緣物

8106b．．．側壁絕緣物

8107．．．絕緣物

8108a．．．源極電極

8108b．．．汲極電極

在圖式中：

圖1是示出單元陣列的結構的電路圖；

圖2A和圖2B是示意性地示出記憶體單元的工作的圖；

圖3A和圖3B是示意性地示出記憶體單元的工作的圖；

圖4是施加到單元陣列的電位的時序圖；

圖5A和圖5B是放大單元陣列的一部分的俯視圖及剖面圖；

圖6A和圖6B是放大單元陣列的一部分的俯視圖及剖面圖；

圖7A和圖7B是放大單元陣列的一部分的俯視圖及剖面圖；

圖8A和圖8B是放大單元陣列的一部分的俯視圖及剖面圖；

圖9是示出單元陣列的結構的電路圖；

圖10A至圖10D是放大單元陣列的一部分的俯視圖及剖面圖；

圖11A至圖11D是放大單元陣列的一部分的俯視圖及剖面圖；

圖12A至圖12D是示出記憶體裝置的製造方法的圖；

圖13是示出記憶體單元的結構的方塊圖；

圖14是讀出電路的電路圖；

圖15A至圖15E是說明氧化物半導體的結構的圖；

圖16A至圖16C是說明氧化物半導體的結構的圖；

圖17A至圖17C是說明氧化物半導體的結構的圖；

圖18是說明藉由計算獲得的遷移率的閘極電壓依賴性的圖；

圖19A至圖19C是說明藉由計算獲得的汲極電流和遷移率的閘極電壓依賴性的圖；

圖20A至圖20C是說明藉由計算獲得的汲極電流和遷移率的閘極電壓依賴性的圖；

圖21A至圖21C是說明藉由計算獲得的汲極電流和遷移率的閘極電壓依賴性的圖；

圖22A和圖22B是說明用於計算的電晶體的剖面結構的圖；

圖23A至圖23C是使用氧化物半導體膜的電晶體特性的圖表；

圖24A和圖24B是示出作為樣品1的電晶體的BT測試後的V_g-I_d特性的圖；

圖25A和圖25B是示出作為樣品2的電晶體的BT測試後的V_g-I_d特性的圖；

圖26是示出I_d及遷移率的V_g依賴性的圖；

圖27A和圖27B是示出基板溫度和臨界值電壓的關係以及基板溫度和遷移率的關係的圖；

圖28是示出樣品A及樣品B的XRD光譜的圖；

圖29是示出電晶體的截止電流和測定時基板溫度的關係的圖；

圖30A和圖30B是說明電晶體的結構的圖；

圖31A和圖31B是說明電晶體的結構的圖；以及

圖32A至圖32C是電子裝置的圖。

100．．．單元陣列

101．．．記憶體單元

102．．．電晶體

103．．．電容器

BL1、BL2、BL3、BLx．．．位元線

WL1、WL2、WL3、WLy．．．字線

Claims

一種半導體裝置，包含：多個第一記憶體單元；多個第一字線；多個第一位元線；多個第二記憶體單元；多個第二字線；多個第二位元線；以及電容線，其中，該多個第一記憶體單元的每一個包含第一切換元件和第一電容器，其中，該多個第二記憶體單元的每一個包含第二切換元件和第二電容器，其中，在該多個第一記憶體單元中的至少一個中，該第一切換元件根據施加到該多個第一字線中的一個的電位經組態以控制該多個第一位元線中的一個與該第一電容器的第一電極之間的電連接，其中，該第一電容器的第二電極電連接到該電容線，其中，在該多個第二記憶體單元中的至少一個中，該第二切換元件根據施加到該多個第二字線中的一個的電位經組態以控制該多個第二位元線中的一個與該第二電容器的第一電極的之間的電連接，其中，該第二電容器的第二電極電連接到該多個第一字線中的一個，其中，該多個第一記憶體單元和該多個第二記憶體單元重疊，其中，該多個第二記憶體單元在該多個第一記憶體單元上，其中，該多個第一字線在該電容線上，以及其中，該多個第二字線在該多個第一字線上。
根據申請專利範圍第1項之半導體裝置，其中該第一切換元件是包含具有氧化物半導體的半導體膜的電晶體。
一種半導體裝置，包含：包含第一電晶體和第一電容器的第一記憶體單元；包含第二電晶體和第二電容器的第二記憶體單元；第一字線；第二字線；第一位元線；以及第二位元線，其中，該第一電晶體的源極電極和汲極電極中的一個電連接到該第一位元線，其中，該第一電晶體的該源極電極和該汲極電極中的另一個電連接到該第一電容器的第一電極，其中，該第一電晶體的閘極電連接到該第一字線，其中，該第二電晶體的源極電極和汲極電極中的一個電連接到該第二位元線，其中，該第二電晶體的該源極電極和該汲極電極中的另一個電連接到該第二電容器的第一電極，其中，該第二電晶體的閘極電連接到該第二字線，其中，該第二電容器的第二電極電連接到該第一字線，其中，該第一電晶體在基板上，其中，絕緣膜在該第一電晶體上，其中，該第二電晶體在該絕緣膜上，以及其中，包含該第一電晶體的閘極電極之第一導電膜和包含該第二電晶體的源極電極或汲極電極之第二導電膜重疊。
根據申請專利範圍第3項之半導體裝置，其中該第一電晶體包含具有氧化物半導體的半導體膜。
一種半導體裝置，包含：包含第一電晶體和第一電容器的第一記憶體單元；包含第二電晶體和第二電容器的第二記憶體單元；第一字線；第二字線；第一位元線；以及第二位元線，其中，該第一電晶體的源極電極和汲極電極中的一個電連接到該第一位元線，其中，該第一電晶體的該源極電極和該汲極電極中的另一個電連接到該第一電容器的第一電極，其中，該第一電晶體的閘極電連接到該第一字線，其中，該第二電晶體的源極電極和汲極電極中的一個電連接到該第二位元線，其中，該第二電晶體的該源極電極和該汲極電極中的另一個電連接到該第二電容器的第一電極，其中，該第二電晶體的閘極電連接到該第二字線，其中，該第二電容器的第二電極電連接到該第一字線，其中，該第一電晶體在基板上，其中，絕緣膜在該第一電晶體上，以及其中，該第二電晶體在該絕緣膜上。
根據申請專利範圍第5項之半導體裝置，其中該第一電晶體包含具有氧化物半導體的半導體膜。
一種半導體裝置，包含：包含第一電晶體和第一電容器的第一記憶體單元；包含第二電晶體和第二電容器的第二記憶體單元；第一字線；第二字線；第一位元線；第二位元線；以及電容線，其中，該第一電晶體的源極電極和汲極電極中的一個電連接到該第一位元線，其中，該第一電晶體的該源極電極和該汲極電極中的另一個電連接到該第一電容器的第一電極，其中，該第一電晶體的閘極電連接到該第一字線，其中，該第二電晶體的源極電極和汲極電極中的一個電連接到該第二位元線，其中，該第二電晶體的該源極電極和該汲極電極中的另一個電連接到該第二電容器的第一電極，其中，該第二電晶體的閘極電連接到該第二字線，其中，該第二電容器的第二電極電連接到該第一字線，其中，該第一電容器的第二電極電連接到該電容線，其中，該電容線在基板上，其中，第一絕緣膜在該電容線上，其中，該第一電晶體在該第一絕緣膜上，其中，第二絕緣膜在該第一電晶體上，以及其中，該第二電晶體在該第二絕緣膜上。
根據申請專利範圍第7項之半導體裝置，其中該第一電晶體包含具有氧化物半導體的半導體膜。
一種半導體裝置，包含：包含第一電晶體和第一電容器的第一記憶體單元；包含第二電晶體和第二電容器的第二記憶體單元；包含第三電晶體和第三電容器的第三記憶體單元；第一字線；第二字線；第三字線；以及位元線，其中，該第一電晶體的閘極電連接到該第一字線，其中，該第二電晶體的閘極電連接到該第二字線，其中，該第三電晶體的閘極電連接到該第三字線，其中，該第一電晶體的源極電極和汲極電極中的一個電連接到該位元線，其中，該第二電晶體的源極電極和汲極電極中的一個電連接到該位元線，其中，該第三電晶體的源極電極和汲極電極中的一個電連接到該位元線，其中，該第一電晶體的該源極電極和該汲極電極中的另一個電連接到該第一電容器的第一電極，其中，該第二電晶體的該源極電極和該汲極電極中的另一個電連接到該第二電容器的電極，其中，該第三電晶體的該源極電極和該汲極電極中的另一個電連接到該第三電容器的電極，其中，該第一電容器的第二電極電連接到該第二字線，以及其中，該第二電容器的第二電極電連接到該第三字線。
根據申請專利範圍第9項之半導體裝置，其中，第一導電膜包含該第一字線和該第一電晶體的閘極，其中，第二導電膜包含該第二字線和該第二電晶體的閘極，其中，第三導電膜與該第一電晶體的半導體膜接觸，以及其中，該第二導電膜和該第三導電膜互相重疊。
根據申請專利範圍第10項之半導體裝置，其中，第四導電膜包含該位元線，其中，該第四導電膜與該第一電晶體的該半導體膜接觸，以及其中，該第四導電膜與該第二電晶體的半導體膜接觸。
根據申請專利範圍第9項之半導體裝置，其中該第一電晶體包含具有氧化物半導體的半導體膜。
根據申請專利範圍第2、4、6、8、和12項中任一項之半導體裝置，其中該氧化物半導體包含In、Ga和Zn。
根據申請專利範圍第10或11項之半導體裝置，其中該半導體膜的氫濃度低於1×10¹⁹/cm³。
根據申請專利範圍第10或11項之半導體裝置，其中該第一電晶體的該半導體膜在基板上，以及其中該第一導電膜在該第一電晶體的該半導體膜上。
根據申請專利範圍第10或11項之半導體裝置，其中該第三導電膜在該第一電晶體的該半導體膜上。
根據申請專利範圍第10或11項之半導體裝置，其中該第一電晶體的該半導體膜在該第三導電膜上。