JPS61228540A - キヤツシユメモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、データ処理装置に於けるキャッシュメ％　Ｉ
Ｊ制御方式、特にブロック転送中のデータを使用する制
御方式に関する。　　　　　　　　）（゛（〔従来技術
〕゛：□ 従来、キャッシュメモリを有するデータ処理装置におい
ては、プロ、り転送が行なわれると、そのブロック転送
が終了する時点、すなわち該ブロック中の最後のデータ
がキャッシュメモリへ書き込み終了時点より、上記ブロ
ック中のデータを有効にするだめの制御が行なわれてい
た。

したがって、ブロック転送中のデータを後続のリード要
求により使用する場合、ブロック転送終了まで待つこと
になる。このことは、上記後続の、リード要求はキャッ
シュメモリ中にデータがあるにもかかわらず、実質的に
アクセスタイムが遅延してしまうことを意味する。すな
わち、ブロック転送を起動したリード要求のアクセスタ
イムは。

リード対象のデータを主記憶装置よシ読み出して要求元
へ返すまでの時間だけではなく、プロ、り転送に要する
時間も加えなければならないという欠点を持ってい友。

又、ブロック転送を起動してからプロ、り転送の最初の
データが主記憶装置よシ返る前に、後続のリード要求を
受は付けて処理するキャッシュ制御方式に於いても、受
は付けたリード要求がブロック転送中のデータを使用す
る場合にブロック転送終了まで該受は付けたリード要求
の処理の実行を延ばさなければならないという欠点を持
りていた。

〔発明の目的〕

本発明の目的は、１つのブロック転送が複数の書き込み
サイクルから構成されているため、プロ、り転送対象の
データに対して書き込み単位毎に有効性を判断し、処理
の実行を延ばされていたリード要求の再開をさせること
により、上記従来のせることなく、キャッシュメモリに
対してリード対象となるデータの書き込み終了後に使用
可能とすることのできるキャッシュメモリ制御方式を提
供することにある。

〔発明の構成〕

本発明によるキャッシュメモリ制御方式は、連続したア
ドレスデータにより構成されるプロ、り単位で主記憶装
置よシデータを取シ込み、ブロック転送を行なうキャッ
シュメモリを備えたデータ処理装置に於いて、１つのブ
ロック転送期間は複数の書き込みサイクル期間により構
成され、これ等書き込みサイクル中にマシンサイクルを
連続的に使用しないための空サイクルを作る手段と、１
つの書き込みサイクルにより前記キャッシュメモリへデ
ータを書き込む際の書き込み単位毎に、データの使用可
能を示す手段と、ブロック転送を起動してから該ブロッ
ク転送の最初のデータが前記主記憶装置よシ返る前に、
後続のリード要求を受は付ける手段と、該受は付けられ
たリード要求がブロック転送中のデータを対象とする処
理であれば、前記データの使用可能を示す手段によ多処
理可能時を判断して処理を再開させる手段とを具備した
ことを特徴とする。

〔発明の実施例〕

次に１本発明について実施例を挙げ２図面を参照して詳
細に説明する。

第１図は本発明による実施例の構成を示すブロック図で
ある。図において、　ＢＡＲ１、ＡＤＲ２。

ＳＡＲ３およびＲＡＲ６はアドレスを格納するレジスタ
、　ＲＤＲ７、ＣＷＲＥ　４およびＣＷＲＯ５はデータ
を格納するレジスタである。データ要求元よりリードア
ドレス・母ス１８を通じて港見られたリードアドレスは
ＡＤＲ２へ格納される。このアドレスは、アドレスセレ
クタ１２を通してアドレスアレイ及びデータアレイによ
り構成されるキャッシュメモリ部１０をアクセス・し、
キャッシュメモリにデータがあれば、データセレクタ１
３からリードデータ、４１ス１９を介してリードデータ
をデータ要求元へ返す。リード要求されたデータがキャ
ッシュメモリになければ、リードアドレスをＡＤＲ２よ
、ｉ５　ＢＡＲ６へ移送し、メモリアドレスバス１４を
介して主記憶装置に対しブロック転送を要求する。要求
されたブロックの転送は、メモリデータバス１５上のデ
ータをリグライ信号１６のタイミングでＲＤＲ７に格納
することによって行なわれる。

第２図は、第１図の実施例におけるブロック転送動作を
説明するためのタイムチャートである。

このタイムチャートの例は、第３図に示すごとく。

６４バイトの１ブロツクデータが８バイトのデータ、ｐ
Ｊ？スを使用してブロック転送される場合を示している
。そして、タイムチャート中００〜７の数字は、第３図
に於ける８バイトデータアドレスθ〜７に対応している
。又、Ａ−Ｅの文字はリード要求に対応している。第２
図を参照し、リード要求人が８バイトデータアドレスＯ
のブータラ要求−したとき、キャッシュメモリにデータ
がなければ。

ブロック転送が起動されてすｆ−フイ信号１６によ、９
　ＲＤＲ７には８マシンサイクルの間連続的にデータが
転送される。このＲＤＲ７の使用により、キャッシュメ
モリ部１０ヘデータを書き込むには、マシンサイクルを
８回連続的に使用しなければならない。しかし、キャッ
シュメモリ部１０への書き込みのためにＣＷＲＥ４およ
びＣＷＲＯ５を使用することにより１例えば８バイトデ
ータアドレス０のデータをＣＷＲＥ　４へ格納し１次の
タイミングで８バイトデータアドレス１のデータをＣＷ
ＲＯ５に格納すれば。

キャッシュライト信号２０を有効にすることによって書
き込みサイクルを４回に短縮し、１ブロツク転送中に書
き込みサイクルの空サイクルを作ること（第１の機能）
が可能になる。

又、第３図に示すごとく、８バイトデータをキャッシュ
メモリへの書き込み単位毎にサブプロ。

りＯ〜３として定義すると、これ等サブプロ、りに対応
してサブブロックイネーブル・フリップフロラフＣＦ／
’Ｆ）　ｓを構成するＳＢＥ　Ｏ〜ＳＢＥ　３を設け。

これによってサブブロックがキャッシュメモリへの書き
込み終了時に対応するサブブロックイネーブルＦ／Ｆを
セットする。このサブブロックイネーブルｆによジブロ
ック転送終了時、すなわち６４バイトのブロック全てを
キャッシュメモリへ書き込む前にデータの使用可能を示
すこと（第２の機能）ができる。又、第１図に於けるア
ペイル信号１７は、データ要求元に対して後続のリード
要求を受は付けられることを示す信号であるが。

本発明の実施例はブロック転送が起動されても後続のリ
ード要求を受は付けるようになっており。

キャッシュメモリにデータがあればキャッシュメモリよ
シデータを返し、キャッシュメモリにデータがなければ
次のブロック転送を起動するという処理を行なうことに
よって、ブロック転送を起動してからブロック転送の最
初のデータが主記憶装置よシ返る前にアペイル信号１７
を有効にして後続のリード要求を受は付けること（第３
の機能）ができる。

更に、上記のプロ、り転送を起動してからアペイル信号
１７を有効にしてリード要求を受は付け。

ＡＤＲ２に格納されたリード要求のアドレスが、ブロッ
ク転送中のアドレスであるＲＡＲ６に格納されたアドレ
スとブロックアドレスにおいて一致した場合、既にブロ
ック転送を起動しているデータを読み出し対象としてい
るため、一時処理の実行を延ばしてそのブロック転送を
待つことになる。そして、アペイル信号１７を無効にし
、新しいリード要求を受は付けないように制御するが、
このタイミングでは新しいリード要求が１つだけ受は付
けられてＡＤＲ２の格納されるため、上記の実行を延ば
されたリード要求のアドレスはＳＡＲ３へ退避される。

この退避されたリード要求は、待っていたブロック転送
のアドレスがＢＡＲ１へ移送されてキャッシュメモリへ
主記憶装置からのデータを書き込むのに対応して、サブ
ブロックイネーブルＦ／Ｆがセットされることにより、
　ＢＡＲ１のブロックアドレスとＳＡＲ３のブロックア
ドレスとを比較し、又、上記サブブロックイネーブルＦ
／Ｆにより読み出し対象のデータがキャッシュメモリへ
書き込まれる時期を判断する。すなわち、処理可能時の
判断が可能となｌ　、　ＳＡＲ３に退避したアドレスを
リードアドレスセレクタ１１を通じてＡＤＲ２へ移送す
ることにより、処理を再開すること（第４の機能）が可
能になる。

第４図は、このような４つの機能を備えた第１図の実施
例において、リード要求Ａ、Ｂ、Ｃを処理する動作を説
明するための図でちる。この図において、リード要求Ａ
、Ｂ、Ｃはブロックアドレスが同一であり、６４バイト
以下のアドレスが示されている。すなわち、リード要求
Ａがキャッジ具メモリにデータが無い時に起動させたブ
ロック転送により、キャッシュメモリに書き込まれたデ
ータをリード要求Ｂ、Ｃが読み出すことになる。

再び第２図のタイムチャートを参照し、リード要求人に
よってブロック転送が起動された後に、リード要求Ｂが
このブロック転送によりキャッシュメモリに書き込まれ
るデータを対象とするため。

アペイル信号１７を無効にし、その結果リード要求Ｂが
ＳＡＲ３へ、リード要求ＣがＡＤＲ２へ格納された状態
でブロック転送が開始され、リード要求Ｂ。

Ｃが再開処理されていることが理解されよう。すなわち
、リード要求Ｂはサブブロック０のデータが有効になれ
ばキャッシュメモリのライトサイクルの空サイクルを利
用して処理できるから、サブブロックイネーブルＦ／Ｆ
であるＳＢＥ　Ｏがセットされ、空サイクルのタイミン
グＴ５でＡＤＨ２ヘアドレスを移送するためにタイミン
グＴ４に於いて再開タイミングが生じ、タイミングＴ５
で処理されてデータをデータ要求元へ返すことができる
。又。

このタイミングＴ５でＳＡＲ３に格納されたリード要求
Ｃは、サブブロック２のデータが有効になるＴ９まで処
理が延ばされ、タイミングＴ８で再開タイミングが生じ
、タイミングＴ９で処理されてデータをデータ要求元へ
返すことができる。以後。

アペイル信号１７は、　ＡＤＲ２およびＳＡＲ３に未処
理のリード要求がない場合、キャッシュメモリのライト
サイクルの空サイクルに合わせてタイミングＴＩＯに有
効となシ、タイミングＴｌｌから後続のリード要求を受
は付けることができる。

なお、上記第２図の参照において述べたような４つの機
能がないとすれば、リード要求人により起動されたブロ
ック転送の対象となるデータを後続するリード要求Ｂが
読み出す場合、ブロック転送の終了時点、すなわち第２
図のタイムチャートにおける１ブロツク中の全てのデー
タがキャッシュメモリへ書き込み終了時点であるタイミ
ングＴｌｌまで処理が待たされることになる。

〔発明の効果〕

以上の説明により明らかなように１本発明によれば、ブ
ロック転送の対象となるデータを後続のと リード要求ｆブロック転送の終了時点まで待たせること
なく、キャッシュメモリに対してリード対象となるデー
タの書き込み終了後に使用可能とすることができる点に
おいて、処理効率を向上すべく得られる効果は大きい。

【図面の簡単な説明】

第１図は本発明による実施例の構成を示すブロック図、
第２図は、第１図の実施例におけるブロック転送の動作
を説明するためのタイムチャート。 第３図は、第２図に適用されるブロック転送対象の１ブ
ロツクを示す構成例、第４図は、第２図のタイムチャー
トにおいて、　ＡＤＲ２に格納されるＩＪ−ド要求のア
ドレスを示す構成例である。 図において、１〜３，６はアドレスレジスタ。

Claims (1)

1. 【特許請求の範囲】 １、連続したアドレスデータにより構成されるブロック
   単位で主記憶装置よりデータを取り込み、ブロック転送
   を行なうキャッシュメモリを備えたデータ処理装置に於
   いて、１つのブロック転送期間は複数の書き込みサイク
   ル期間により構成され、これ等書き込みサイクル中にマ
   シンサイクルを連続的に使用しないための空サイクルを
   作る手段と、１つの書き込みサイクルにより前記キャッ
   シュメモリへデータを書き込む際の書き込み単位毎に、
   データの使用可能を示す手段と、 ブロック転送を起動してから該ブロック転送の最初のデ
   ータが前記主記憶装置より返る前に、後続のリード要求
   を受け付ける手段と、 該受け付けられたリード要求がブロック転送中のデータ
   を対象とする処理であれば、前記データの使用可能を示
   す手段により処理可能時を判断して処理を再開させる手
   段とを具備したことを特徴とするキャッシュメモリ制御
   方式。