JP2000276399A - アドレス制御方式 - Google Patents

Abstract

(57)【要約】 【課題】 他システムのＣＰＵの配下にあるメモリを制
御する際のアドレスについての制御を容易化すること。 【解決手段】 共有するメモリを制御する場合に、制御
する前記メモリの領域についてマッピングされているア
ドレスをそのまま使用しないで、各ＣＰＵが自メモリ制
御部の内部レジスタを設定するだけで容易に前記メモリ
のメモリ領域や内部レジスタ領域を制御できるようにし
た構成を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のＣＰＵで構
成されるシステムにおいて、他システムのＣＰＵの配下
にあるメモリを制御する際のアドレスについての制御を
容易化できるアドレス制御方式に関する。

【０００２】

【従来の技術】従来、複数のＣＰＵ間で共有するメモリ
を制御する場合、図６及び図７に示すように、制御する
領域がマッピングされているアドレスをそのまま使用す
るものであった。

【０００３】

【発明が解決しようとする課題】他システムのＣＰＵの
配下にあるメモリを制御する場合の従来のアドレス制御
方式は以上のように構成されていたので、設定する値が
複雑になり、内部レジスタの構造も複雑になっていた。

【０００４】この発明は、上記のような課題を解決する
ためになされたものであり、他システムのＣＰＵの配下
にあるメモリを制御する際のアドレスについての制御を
容易化できるアドレス制御方式を提供することを目的と
する。

【０００５】

【課題を解決するための手段】本発明に係るアドレス制
御方式は、自システムの制御を統括するＣＰＵと、シス
テムバスと、メモリバスを介した前記ＣＰＵによる書き
込み及び読み出しが可能である前記ＣＰＵ配下のメモリ
と、前記メモリバスを介して前記メモリの制御を行うメ
モリ制御部とをそれぞれ備えた各システム間で他システ
ムのメモリを共有するためのアドレス制御方式であっ
て、自システムと他システムの各メモリ制御部間を接続
するコモンバスと、自システムの内部レジスタ領域、自
システムのメモリ領域、前記コモンバス領域などのアド
レスを規定するアドレス規定手段と、前記他システムの
メモリの制御についての識別情報が設定される設定手段
と、該設定手段により設定された前記識別情報と、前記
アドレス規定手段により規定された前記コモンバス領域
についてのアドレスとをもとに、他システムのメモリを
制御する際のアドレスを制御する制御手段とを備えたこ
とを特徴とする。

【０００６】本発明のアドレス制御方式は、他システム
のメモリの制御について前記他システムのメモリ領域の
制御であるのか、前記他システムのメモリ制御部内の内
部レジスタ領域の制御であるかを識別するための識別情
報と、自システムと前記他システムのメモリ制御部間を
接続するコモンバスのコモンバス領域についてのアドレ
スとをもとに、前記他システムのメモリを制御するアド
レスを生成し、前記コモンバスと前記他システムのメモ
リ制御部を介し、前記生成したアドレスにより前記他シ
ステムのメモリを制御し、前記他システムのＣＰＵの配
下にあるメモリを自システムにより制御する際のアドレ
ス生成を容易化する。

【０００７】

【発明の実施の形態】以下、本発明の実施の一形態につ
いて説明する。本発明の実施の一形態であるこのアドレ
ス制御方式は、共有するメモリを制御する場合、制御す
る領域についてマッピングされているアドレスをそのま
ま使用することなく、各ＣＰＵが自メモリ制御部の内部
レジスタを設定するだけで容易に前記メモリ領域や内部
レジスタ領域を制御できるようにしたことを特徴とする
ものである。

【０００８】図１は、本発明の実施の一形態であるアド
レス制御方式の構成を示すブロック図である。本アドレ
ス制御方式は、図１に示すように、例えば２つのシステ
ムで構成されており、第１のシステム側は、第１のシス
テムの制御を統括する第１のＣＰＵ（アドレス規定手
段，制御手段）１、第１のシステムバス４および第１の
メモリバス５を介した第１のＣＰＵ１による書き込み及
び読み出しの制御が可能である第１のメモリ３、第１の
メモリバス５を介して第１のメモリ３の制御を行う第１
のメモリ制御部（自システムのメモリ制御部）２から構
成される。

【０００９】また、第２のシステム側も第１のシステム
側と同様に、第２のシステムの制御を統括する第２のＣ
ＰＵ７、第２のシステムバス１０および第２のメモリバ
ス１１を介した第２のＣＰＵ７による書き込み及び読み
出しの制御が可能である第２のメモリ（他システムのメ
モリ）９、第２のメモリバス１１を介して第２のメモリ
９の制御を行う第２のメモリ制御部（他システムのメモ
リ制御部）８から構成される。

【００１０】また、第１のＣＰＵ１は、コモンバス６を
介して第２のメモリ９に対して書き込み及び読み出しの
制御が可能であり、同様に第２のＣＰＵ７は、コモンバ
ス６を介して第１のメモリ３に対して書き込み及び読み
出しの制御が可能である。

【００１１】また、前記第１のＣＰＵ１は第１のシステ
ムバス４を介して第１のメモリ３に対して書き込み及び
読み出しの制御が可能であり、前記第２のＣＰＵ７は第
２のシステムバス１０を介して第２のメモリ９に対して
書き込み及び読み出しの制御が可能である。

【００１２】図２は、第１のメモリ制御部２の内部構造
を示すブロック図であり、第１のメモリ制御部２の制御
条件を設定する第１の内部レジスタ部１２と、コモンバ
ス６と第１のメモリバス５に対するアドレス信号を生成
する第１のアドレス生成部１３から構成される。

【００１３】第１のアドレス生成部１３は、第１のメモ
リ３に対してアドレス信号を生成する第１のメモリアド
レス生成部１４と、コモンバス６に対してアドレス信号
を生成する第１のコモンバスアドレス生成部（制御手
段）１５から構成される。

【００１４】図３は、第１の内部レジスタ部１２の内部
構造を含むブロック図であり、この第１の内部レジスタ
部１２は、複数の内部レジスタ（設定手段）１６、１
７、１８…１９、２０で構成されている。

【００１５】なお、以上の第１のシステムについて構成
は、前記第２のシステムについても同様である。

【００１６】第１のＣＰＵ１が第２のメモリ９を制御す
る場合は、第１のメモリ制御部２の第１の内部レジスタ
部１２に、第２のメモリ９の制御であることを設定す
る。第１の内部レジスタ部１２に第２のメモリ９の制御
であることが設定されると、第１のアドレス生成部１３
に通知され、この結果、第１のコモンバスアドレス生成
部１５は第２のメモリ９に対するアドレス信号をコモン
バス６に出力する。

【００１７】第２のメモリ制御部８は、コモンバス６に
出力された前記アドレス信号により、第１のＣＰＵ１に
よる第２のメモリ９に対しての制御であることを認知
し、第２のメモリ９にアドレス信号を出力する。この結
果、第１のＣＰＵ１による第２のメモリ制御部８に対す
る制御が可能になるように構成されている。

【００１８】また、第１のＣＰＵ１が第１のメモリ３に
対して書き込み及び読み出しの制御を行う場合は、アク
セス対象が第１のメモリ３の領域であることを示す信号
が第１のシステムバス４に出力される。そして、第１の
アドレス生成部１３の第１のメモリアドレス制御部１４
は、第１のメモリ３に対するアドレス信号を第１のメモ
リバス５へ出力することで制御が可能になるように構成
されている。

【００１９】次に、動作について説明する。第１のＣＰ
Ｕ１は第１のメモリ３に対し、第１のメモリ制御部２に
より書き込み及び読み出しの制御が可能であり、また第
２のＣＰＵ７の配下である第２のメモリ８に対しても、
コモンバス６を経由して書き込み及び読み出しの制御が
可能である。第１のＣＰＵ１は、第２のメモリ９と第２
のメモリ制御部８の内部レジスタに対しても制御可能で
あるが、第２のメモリ９を制御するときには、第１のメ
モリ制御部２の内部レジスタに第２のメモリ９の制御に
ついて設定を行う。この設定をもとに、第１のメモリ制
御部２は第２のメモリ９の領域であるアドレスを生成
し、コモンバス６を経由し、第２のメモリ制御部８に対
し、第１のＣＰＵ１が第２のメモリ９を制御したい旨を
通知する。

【００２０】このように第１のＣＰＵ１は、第２のメモ
リ９を制御する場合、第２のメモリ９のアドレスを使用
することなく容易に制御が可能となる。

【００２１】次に、図４、図５、図６及び図７を参照し
て本実施の形態の動作についてさらに説明する。図４
は、第１の内部レジスタ部１２、第１のメモリ３及びコ
モンバス６のアドレスマップであり、第２のメモリ制御
部８内のレジスタ及び第２のメモリ９も同様にアドレス
マッピングされる。

【００２２】図５は、第１の内部レジスタ部１２の内の
１つの内部レジスタを示し、内部レジスタ１６が図５で
示す内部レジスタであるとすると、この内部レジスタ１
６は図４で示すように、第１の内部レジスタ領域が（１
０００ ００００Ｈ）からマッピングされているので、
そのアドレスは（１０００ ００００Ｈ）となる。

【００２３】また、図５で示すようにこの内部レジスタ
１６は、第１のＣＰＵ１が３２ｂｉｔのデータバスであ
るので、ｂｉｔ０からｂｉｔ３１までの３２ｂｉｔで定
義される。また、この内部レジスタ１６は、ｂｉｔ０の
１ビットのみが有効であり、例えば、このビットに
“０”をセットすると、第１のＣＰＵ１による第２のメ
モリ９の制御であり、“１”をセットすると第２のメモ
リ制御部８内の内部レジスタの制御であることを示すよ
うになっている。

【００２４】第１のＣＰＵ１が、第２のメモリ９のアド
レス（２０００ ００００Ｈ）台を制御する場合、まず
第１の内部レジスタ部１２内の図５で示す内部レジスタ
１６のｂｉｔ０に“１”をセットする。

【００２５】コモンバス６の領域は、図４に示すように
（３０００ ００００Ｈ）台にマッピングされているの
で、第１のＣＰＵ１が、第２のシステムの第２のメモリ
９の（２０００ ００００Ｈ）台に対して書き込みを行
う場合、図５に示す内部レジスタ１６の設定の後に、
（３０００ ００００Ｈ）台に対して書き込みを行う。

【００２６】第１のＣＰＵ１の制御するアドレスは（３
０００ ００００Ｈ）台からは第１のメモリ３に対して
の制御ではないので、第１のアドレス生成部１３内の第
１のメモリアドレス制御部１４は、第１のメモリ３に対
してアドレスは出力しない。

【００２７】第１のコモンバスアドレス制御部１５は、
図５で示す内部レジスタ１６のｂｉｔ０の設定値が
“１”であること、第１のＣＰＵ１の制御するアドレス
が（３０００ ００００Ｈ）台であることから、第１の
ＣＰＵ１は第２のメモリ９の制御であることを認識し、
コモンバス６に対し第２のメモリ９の領域であるアドレ
ス（２０００ ００００Ｈ）台を出力する。

【００２８】この場合、各システムの図４に示すアドレ
スマッピングの構成（内部レジスタ領域、メモリ領域）
が同一である場合には、第１のＣＰＵ１は第２のメモリ
９の領域であるアドレス（２０００ ００００Ｈ）台を
そのまま出力する。また、異なっている場合には相手シ
ステムのアドレスマッピングの構成を予め知っている必
要がある。この結果、第２のメモリ制御部８は、第２の
メモリ９に対してアドレスを出力することで、第１のＣ
ＰＵ１による第２のメモリ９に対する制御が可能とな
る。

【００２９】以上のように、本実施の形態によれば、本
来、内部レジスタ領域を制御する場合、その内部レジス
タ領域は（１０００ ００００Ｈ）台にマッピングされ
ているので、図６に示すようにレジスタの設定は３２ビ
ットを使用した設定になり、また、図７に示すようにメ
モリ領域の場合も同様になるが、図５に示す内部レジス
タのｂｉｔ０の１ビットでレジスタ領域かメモリ領域か
を判断する構成であるので、レジスタの内部構造が簡略
化され、かつ１ビットのみの設定なので制御が容易とな
り、信頼性が向上するアドレス制御方式が提供できる効
果がある。

【００３０】次に、本発明の他の実施の形態について説
明する。本実施の形態のアドレス制御方式は、その基本
的構成は前記実施の形態と同様であるが、さらにＣＰＵ
の数が増えたような場合、前記実施の形態では図５で示
すように内部レジスタは１ビットしか使用していないの
に対し、使用していないビットを、どのＣＰＵの配下の
メモリを制御するのかを識別可能にするビットとして定
義することで、制御したいメモリの判断を容易にするも
のである。

【００３１】例としては、図５で示す内部レジスタのｂ
ｉｔ１とｂｉｔ２に対して、“００Ｂ（バイナリ）”の
設定の場合はＣＰＵ１の配下のメモリ、“０１Ｂ”の設
定の場合はＣＰＵ２の配下のメモリ、“１０Ｂ”の設定
の場合はＣＰＵ３の配下のメモリ、“１１Ｂ”の設定の
場合はＣＰＵ４の配下のメモリというようにＣＰＵの数
が増えた場合でも容易に選択が可能となる。

【００３２】

【発明の効果】以上のように、本発明によれば、設定手
段により設定された、他システムのメモリの制御につい
て前記他システムのメモリ領域の制御であるのか、前記
他システムのメモリ制御部内の内部レジスタ領域の制御
であるかを識別するための識別情報と、アドレス規定手
段により規定された、自システムと前記他システムのメ
モリ制御部間を接続するコモンバスのコモンバス領域に
ついてのアドレスをもとに、前記他システムのメモリを
制御する際のアドレスを制御する制御手段を備えるよう
に構成したので、前記識別情報の構成を他システムの数
に応じた下位桁のビットでコード化するなど簡略化する
ことでレジスタの構成が容易になり、かつ１ビットのみ
の設定なので制御が容易となり、信頼性が向上する効果
がある。

【図面の簡単な説明】

【図１】本発明の実施の一形態であるアドレス制御方式
の構成を示すブロック図である。

【図２】本発明の実施の一形態であるアドレス制御方式
における第１のメモリ制御部の内部構造を示すブロック
図である。

【図３】本発明の実施の一形態であるアドレス制御方式
における第１の内部レジスタ部の内部構造を含むブロッ
ク図である。

【図４】本発明の実施の一形態であるアドレス制御方式
における第１の内部レジスタ部、第１のメモリ及びコモ
ンバスのアドレスマップ図である。

【図５】本発明の実施の一形態であるアドレス制御方式
における第１の内部レジスタ部の内の１つの内部レジス
タを示す説明図である。

【図６】複数のＣＰＵ間で共有するメモリを制御する場
合の、（１０００ ０００Ｈ）番台に設定されるレジス
タについてのアドレスを示す従来のアドレス制御方式に
ついての説明図である。

【図７】複数のＣＰＵ間で共有するメモリを制御する場
合の、（２０００ ０００Ｈ）番台に設定されるメモリ
領域についてのアドレスを示す従来のアドレス制御方式
についての説明図である。

【符号の説明】

１……第１のＣＰＵ（アドレス規定手段，制御手段）、
２……第１のメモリ制御部（自システムのメモリ制御
部）、３……第１のメモリ、４……第１のシステムバ
ス、５……第１のメモリバス、６……コモンバス、８…
…第２のメモリ制御部（他システムのメモリ制御部）、
９……第２のメモリ（他システムのメモリ）、１５……
第１のコモンバスアドレス生成部（制御手段）、１６…
…内部レジスタ（設定手段）。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 自システムの制御を統括するＣＰＵと、
   システムバスと、メモリバスを介した前記ＣＰＵによる
   書き込み及び読み出しが可能である前記ＣＰＵ配下のメ
   モリと、前記メモリバスを介して前記メモリの制御を行
   うメモリ制御部とをそれぞれ備えた各システム間で他シ
   ステムのメモリを共有するためのアドレス制御方式であ
   って、 自システムと他システムの各メモリ制御部間を接続する
   コモンバスと、 自システムの内部レジスタ領域、自システムのメモリ領
   域、前記コモンバス領域などのアドレスを規定するアド
   レス規定手段と、 前記他システムのメモリの制御についての識別情報が設
   定される設定手段と、 該設定手段により設定された前記識別情報と、前記アド
   レス規定手段により規定された前記コモンバス領域につ
   いてのアドレスをもとに、他システムのメモリを制御す
   る際のアドレスを制御する制御手段と、 を備えたことを特徴とするアドレス制御方式。
2. 【請求項２】 前記設定手段は、 前記他システムのメモリ領域の制御であるか、メモリ制
   御部内の内部レジスタ領域の制御であるかを識別するた
   めの識別情報を設定することを特徴とする請求項１記載
   のアドレス制御方式。
3. 【請求項３】 前記設定手段は、 前記他システムのメモリ領域の制御であるか、メモリ制
   御部内の内部レジスタ領域の制御であるかをシステムの
   数に応じたビット数による下桁からのコード情報により
   設定することを特徴とする請求項２記載のアドレス制御
   方式。
4. 【請求項４】 前記制御手段は、設定手段により設定さ
   れた識別情報と、アドレス規定手段により規定されたコ
   モンバス領域についてのアドレスとをもとに、他システ
   ムのメモリ領域や内部レジスタ領域のアドレスを生成
   し、該生成したアドレスをコモンバスへ出力し、他シス
   テムのメモリ制御部を介して当該他システムのメモリを
   制御することを特徴とする請求項１、２または３記載の
   アドレス制御方式。