JP2000299435A - 回路の配線構造 - Google Patents
回路の配線構造Info
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Abstract
(57)【要約】
【課題】 複数のセルが配置される回路において、各小
セルの動作特性を同一なものとする。 【解決手段】 配線構造１００は、複数の小セルＡ１〜
Ａｎを直列的に配置し、これら複数の小セルＡ１〜Ａｎ
の近傍に基幹配線Ｌ１及びＬ２が配線されている。特
に、この配線構造１００は、基幹配線Ｌ１又はＬ２の分
岐点Ｄ１、Ｄ２と各小セルＡ１〜Ａｎの各接点Ｃ１〜Ｃ
ｎとを同一の長さの配線で接続している。
セルの動作特性を同一なものとする。 【解決手段】 配線構造１００は、複数の小セルＡ１〜
Ａｎを直列的に配置し、これら複数の小セルＡ１〜Ａｎ
の近傍に基幹配線Ｌ１及びＬ２が配線されている。特
に、この配線構造１００は、基幹配線Ｌ１又はＬ２の分
岐点Ｄ１、Ｄ２と各小セルＡ１〜Ａｎの各接点Ｃ１〜Ｃ
ｎとを同一の長さの配線で接続している。
Description
【０００１】
【発明の属する技術分野】本発明は、電流源セルが複数
個集まった回路、例えば電流源セル式Ｄ／Ａコンバータ
などのアナログ回路等において、複数のセルに対して配
線を行う際の配線構造に関する。
個集まった回路、例えば電流源セル式Ｄ／Ａコンバータ
などのアナログ回路等において、複数のセルに対して配
線を行う際の配線構造に関する。
【０００２】
【従来の技術】従来、電流源セルが複数個集まった回
路、例えば電流源セル式Ｄ／Ａコンバータ等のアナログ
回路において、複数のセルに対して配線を行う際の配線
構造として図５に示すものがある。
路、例えば電流源セル式Ｄ／Ａコンバータ等のアナログ
回路において、複数のセルに対して配線を行う際の配線
構造として図５に示すものがある。
【０００３】同図に示すように、従来においては、複数
の小セルＡ１〜Ａｎを直列的に配置し、基幹配線Ｌ１や
Ｌ２を直列的に配置された複数の小セルに対して平行に
且つ直線的に配線し、これらの基幹配線Ｌ１又はＬ２上
の、各小セルＡ１〜Ａｎの接点Ｃ１〜Ｃｎから最短位置
にある点Ｎ１１〜Ｎ１ｎ若しくはＮ２１〜Ｎ２ｎから順
次分岐させ、各小セルＡ１〜Ａｎの接点Ｃ１〜Ｃｎに接
続していた。
の小セルＡ１〜Ａｎを直列的に配置し、基幹配線Ｌ１や
Ｌ２を直列的に配置された複数の小セルに対して平行に
且つ直線的に配線し、これらの基幹配線Ｌ１又はＬ２上
の、各小セルＡ１〜Ａｎの接点Ｃ１〜Ｃｎから最短位置
にある点Ｎ１１〜Ｎ１ｎ若しくはＮ２１〜Ｎ２ｎから順
次分岐させ、各小セルＡ１〜Ａｎの接点Ｃ１〜Ｃｎに接
続していた。
【０００４】
【発明が解決しようとする課題】しかしながら、例えば
複数の小セルが同一構造である場合などには、これら複
数の小セルに対して等価の動作が期待される。ところ
が、上述した従来の回路構造では、基幹配線を流れる電
流によって配線抵抗に比例した電圧降下が配線各所に生
じるため、各小セルまでの電圧降下が異なった値となっ
てしまうという問題が生じる。この電圧降下の相異が生
じると小セル間相互における電位差が生じることとな
り、各小セルの特性がそれぞれ異なってしまい、その結
果アナログ回路特性を劣化させる惧れがあるという問題
があった。
複数の小セルが同一構造である場合などには、これら複
数の小セルに対して等価の動作が期待される。ところ
が、上述した従来の回路構造では、基幹配線を流れる電
流によって配線抵抗に比例した電圧降下が配線各所に生
じるため、各小セルまでの電圧降下が異なった値となっ
てしまうという問題が生じる。この電圧降下の相異が生
じると小セル間相互における電位差が生じることとな
り、各小セルの特性がそれぞれ異なってしまい、その結
果アナログ回路特性を劣化させる惧れがあるという問題
があった。
【０００５】これについて図５に示した従来回路を例に
詳述すると、直列的に配置された小セルＡ１〜Ａｎが全
て同じ電流源であるとすると、これら小セルうちの両端
に位置するＡ１とＡｎから出力される電流は、電源配線
の電圧降下によって異なる値となる。
詳述すると、直列的に配置された小セルＡ１〜Ａｎが全
て同じ電流源であるとすると、これら小セルうちの両端
に位置するＡ１とＡｎから出力される電流は、電源配線
の電圧降下によって異なる値となる。
【０００６】具体的には、例えば、小セルが全部で８個
あり（ｎ＝８）、各小セルＡ１〜Ａ８から３２０μＡの
電流が出力されている場合に、小セルＡ１とＡ８とを結
ぶ配線の抵抗が１．６Ωであったとすると、小セルＡ１
とＡ８とから出力される電流の差は、約５μＡとなる。
Ｄ／Ａコンバータが１０bitクラスの高精度を要求され
るようなものである場合には、かかる電流差は２．５μ
Ａ（１／２LSB）以下でなくてはならず、前述した従来
の配線構造では、実現できないこととなる。
あり（ｎ＝８）、各小セルＡ１〜Ａ８から３２０μＡの
電流が出力されている場合に、小セルＡ１とＡ８とを結
ぶ配線の抵抗が１．６Ωであったとすると、小セルＡ１
とＡ８とから出力される電流の差は、約５μＡとなる。
Ｄ／Ａコンバータが１０bitクラスの高精度を要求され
るようなものである場合には、かかる電流差は２．５μ
Ａ（１／２LSB）以下でなくてはならず、前述した従来
の配線構造では、実現できないこととなる。
【０００７】そこで、本発明は上記事情に鑑みて成され
たものであり、その目的は、複数のセルが配置される回
路において、各小セルの動作特性を同一なものとするこ
とのできる回路内の配線構造を提案することにある。
たものであり、その目的は、複数のセルが配置される回
路において、各小セルの動作特性を同一なものとするこ
とのできる回路内の配線構造を提案することにある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに本発明は、基幹配線と複数のセルそれぞれとを接続
してなる回路の配線構造であって、前記基幹配線の分岐
点と前記複数のセルの各接点とを同一の抵抗の配線で接
続したことを特徴とするものである。
めに本発明は、基幹配線と複数のセルそれぞれとを接続
してなる回路の配線構造であって、前記基幹配線の分岐
点と前記複数のセルの各接点とを同一の抵抗の配線で接
続したことを特徴とするものである。
【０００９】本発明によれば、基幹配線の分岐点から各
小セルまでの配線の長さを同一にしたり、配線の幅を調
節することによって、配線の長さを同一にして、配線の
配線抵抗に起因する電圧降下を全ての小セルで同一にす
ることができ、その結果全ての小セルで同様な電圧が供
給されるため、複数の小セルが全て同じ動作特性を示す
こととなる。
小セルまでの配線の長さを同一にしたり、配線の幅を調
節することによって、配線の長さを同一にして、配線の
配線抵抗に起因する電圧降下を全ての小セルで同一にす
ることができ、その結果全ての小セルで同様な電圧が供
給されるため、複数の小セルが全て同じ動作特性を示す
こととなる。
【００１０】
【発明の実施の形態】（アナログ回路の配線構造の構
成）以下、この発明に係るアナログ回路の配線構造の実
施形態について説明する。図１は、本実施形態に係る配
線構造１００を備えたＤ／Ａコンバータ１０の全体構成
を示す概略図である。
成）以下、この発明に係るアナログ回路の配線構造の実
施形態について説明する。図１は、本実施形態に係る配
線構造１００を備えたＤ／Ａコンバータ１０の全体構成
を示す概略図である。
【００１１】同図においてＤ／Ａコンバータ１０は、デ
ジタル量を連続的なアナログ量に変換する回路であり、
入力データラッチ回路１１及びクロック信号回路１２か
らの信号に基づいて電源セルコントロールロジック部１
３によってコントロール信号を生成し、このコントロー
ル信号によって複数の電源セルＡ１〜Ａｎの動作制御
し、複数の電源セルＡ１〜Ａｎから電流を配線構造１０
０を通じて、基幹配線Ｌ１又はＬ２を介して出力するも
のである。電源セルＡ１〜Ａｎは、本実施形態では同一
の構造及び動作をなすものであり、Ｄ／Ａコンバータ１
０内においては、直列的に且つ等間隔で配置されてい
る。
ジタル量を連続的なアナログ量に変換する回路であり、
入力データラッチ回路１１及びクロック信号回路１２か
らの信号に基づいて電源セルコントロールロジック部１
３によってコントロール信号を生成し、このコントロー
ル信号によって複数の電源セルＡ１〜Ａｎの動作制御
し、複数の電源セルＡ１〜Ａｎから電流を配線構造１０
０を通じて、基幹配線Ｌ１又はＬ２を介して出力するも
のである。電源セルＡ１〜Ａｎは、本実施形態では同一
の構造及び動作をなすものであり、Ｄ／Ａコンバータ１
０内においては、直列的に且つ等間隔で配置されてい
る。
【００１２】図２は、上述したＤ／Ａコンバータ１０に
備えられた配線構造１００の構成を模式的に示す概略図
である。同図において、配線構造１００は、直列的に等
間隔で配列された複数の小セル（電源セル）Ａ１〜Ａｎ
と、これら小セルＡ１〜Ａｎの近傍に配線された基幹配
線Ｌ１及びＬ２とを接続するものであり、特にこの配線
構造１００は、基幹配線Ｌ１又はＬ２の端点Ｄ１、Ｄ２
と各小セルＡ１〜Ａｎの各接点Ｃ１〜Ｃｎとを同一の長
さで同抵抗の配線で接続している。
備えられた配線構造１００の構成を模式的に示す概略図
である。同図において、配線構造１００は、直列的に等
間隔で配列された複数の小セル（電源セル）Ａ１〜Ａｎ
と、これら小セルＡ１〜Ａｎの近傍に配線された基幹配
線Ｌ１及びＬ２とを接続するものであり、特にこの配線
構造１００は、基幹配線Ｌ１又はＬ２の端点Ｄ１、Ｄ２
と各小セルＡ１〜Ａｎの各接点Ｃ１〜Ｃｎとを同一の長
さで同抵抗の配線で接続している。
【００１３】具体的には、本実施形態では、同図に示す
ように、複数のセルＡ１〜Ａｎの接点Ｃ１〜Ｃｎうち、
セルＣ１とＣ２，Ｃ３とＣ４…，Ｃｎ−１とＣｎという
ように、隣接する一対のセル同士を接続線C1-C2，C3-C
4，…Cn-1-Cnでそれぞれ接続し、これらの接続線のうち
隣接する一対の接続線の中点D11，D12…同士をそれぞれ
接続し、この接続線による接続を全ての接続線が統合さ
れるまで繰り返し、最後に接続した接続線（本実施形態
では接続線D11ーD12）の中点を基幹配線Ｌ１の端点Ｄ１
と接続して構成される。
ように、複数のセルＡ１〜Ａｎの接点Ｃ１〜Ｃｎうち、
セルＣ１とＣ２，Ｃ３とＣ４…，Ｃｎ−１とＣｎという
ように、隣接する一対のセル同士を接続線C1-C2，C3-C
4，…Cn-1-Cnでそれぞれ接続し、これらの接続線のうち
隣接する一対の接続線の中点D11，D12…同士をそれぞれ
接続し、この接続線による接続を全ての接続線が統合さ
れるまで繰り返し、最後に接続した接続線（本実施形態
では接続線D11ーD12）の中点を基幹配線Ｌ１の端点Ｄ１
と接続して構成される。
【００１４】なお、基幹配線Ｌ２についても同様の構成
によって、各小セルＡ１〜Ａｎと基幹配線Ｌ２の端点Ｄ
２とを同一の長さの配線で接続している。
によって、各小セルＡ１〜Ａｎと基幹配線Ｌ２の端点Ｄ
２とを同一の長さの配線で接続している。
【００１５】（アナログ回路の配線構造１００による作
用及び効果）このような配線構造１００によれば、各小
セルＡ１〜Ａｎまでの配線抵抗に起因する電圧降下を全
ての小セルＡ１〜Ａｎで同一にすることができ、その結
果全ての小セルＡ１〜Ａｎから同様な電圧が供給され、
複数の小セルＡ１〜Ａｎが同じ動作特性を示すこととな
る。
用及び効果）このような配線構造１００によれば、各小
セルＡ１〜Ａｎまでの配線抵抗に起因する電圧降下を全
ての小セルＡ１〜Ａｎで同一にすることができ、その結
果全ての小セルＡ１〜Ａｎから同様な電圧が供給され、
複数の小セルＡ１〜Ａｎが同じ動作特性を示すこととな
る。
【００１６】その結果、基幹配線Ｌ１又はＬ２の端点Ｄ
１〜Ｄ３から小セルＡ１〜Ａｎまでの電圧降下差による
特性のバラツキを抑えることができ、両端のセルＡ１と
Ａｎとの間における電流差はほぼ０とすることができ、
Ｄ／Ａコンバータ１０の精度を向上させることができ
る。また、プロセスの変動により配線抵抗値そのものが
変化しても、その影響が及ぶのを回避することができ
る。
１〜Ｄ３から小セルＡ１〜Ａｎまでの電圧降下差による
特性のバラツキを抑えることができ、両端のセルＡ１と
Ａｎとの間における電流差はほぼ０とすることができ、
Ｄ／Ａコンバータ１０の精度を向上させることができ
る。また、プロセスの変動により配線抵抗値そのものが
変化しても、その影響が及ぶのを回避することができ
る。
【００１７】（変更例）なお、本発明は上述した実施形
態に限定されるものではなく、以下のような形態を採用
することによっても実現することができる。図３及び図
４は、本実施形態の変更例を模式的に示すものである。
態に限定されるものではなく、以下のような形態を採用
することによっても実現することができる。図３及び図
４は、本実施形態の変更例を模式的に示すものである。
【００１８】例えば図３（ａ）に示す配線構造２００の
ように、複数の小セルＡ１〜Ａｎ（図示した例ではｎ＝
８）を放射状に配置する場合にも本発明を採用すること
ができる。この場合には、基幹配線Ｌ１（Ｌ２）の分岐
点Ｄ３を放射状に配置した複数の小セルＡ１〜Ａｎの中
心に位置させ、この分岐点Ｄ３から同一の長さの接続線
D3-C1，D3-C2，…D3-Dnを分岐させて分岐点Ｄ３と各接
点Ｃ１〜Ｃｎとを接続する。
ように、複数の小セルＡ１〜Ａｎ（図示した例ではｎ＝
８）を放射状に配置する場合にも本発明を採用すること
ができる。この場合には、基幹配線Ｌ１（Ｌ２）の分岐
点Ｄ３を放射状に配置した複数の小セルＡ１〜Ａｎの中
心に位置させ、この分岐点Ｄ３から同一の長さの接続線
D3-C1，D3-C2，…D3-Dnを分岐させて分岐点Ｄ３と各接
点Ｃ１〜Ｃｎとを接続する。
【００１９】また図３（ｂ）に示す配線構造３００のよ
うに、直列的に配置された複数の小セルＡ１〜Ａｎ（図
示した例ではｎ＝５）の各接点Ｃ１〜Ｃ５と、基幹配線
Ｌ１（Ｌ２）の分岐点Ｄ４とを、任意に屈曲させた同一
の長さの接続線Ｌ３１〜Ｌ３５で接続することもでき
る。
うに、直列的に配置された複数の小セルＡ１〜Ａｎ（図
示した例ではｎ＝５）の各接点Ｃ１〜Ｃ５と、基幹配線
Ｌ１（Ｌ２）の分岐点Ｄ４とを、任意に屈曲させた同一
の長さの接続線Ｌ３１〜Ｌ３５で接続することもでき
る。
【００２０】さらに、上述の例では複数の小セルＡ１〜
Ａｎを平面的に配置したが、本発明は、図４に示す配線
構造４００のように、複数の小セルＡ１〜Ａｎ（図示し
た例ではｎ＝４）を立体的に配置した場合にも採用する
ことができる。
Ａｎを平面的に配置したが、本発明は、図４に示す配線
構造４００のように、複数の小セルＡ１〜Ａｎ（図示し
た例ではｎ＝４）を立体的に配置した場合にも採用する
ことができる。
【００２１】すなわち、図４に示した例のように、例え
ば複数の小セルＡ１〜Ａｎが上下２段に配置されている
場合にも、複数のセルＡ１〜Ａｎの接点Ｃ１〜Ｃｎのう
ち、セルＣ１とＣ２，Ｃ３とＣ４…，Ｃｎ−１とＣｎと
いうように、上下に隣接する一対のセル同士を接続線C1
-C2，C3-C4，…Cn-1-Cnでそれぞれ接続し、これらの接
続線のうち隣接する一対の接続線の中点D51，D52…同士
をそれぞれ接続し、この接続線による接続を全ての接続
線が統合されるまで繰り返し、最後に接続した接続線
（本実施形態では接続線D51ーD52）の中点を基幹配線Ｌ
１（Ｌ２）の分岐点Ｄ５と接続する。
ば複数の小セルＡ１〜Ａｎが上下２段に配置されている
場合にも、複数のセルＡ１〜Ａｎの接点Ｃ１〜Ｃｎのう
ち、セルＣ１とＣ２，Ｃ３とＣ４…，Ｃｎ−１とＣｎと
いうように、上下に隣接する一対のセル同士を接続線C1
-C2，C3-C4，…Cn-1-Cnでそれぞれ接続し、これらの接
続線のうち隣接する一対の接続線の中点D51，D52…同士
をそれぞれ接続し、この接続線による接続を全ての接続
線が統合されるまで繰り返し、最後に接続した接続線
（本実施形態では接続線D51ーD52）の中点を基幹配線Ｌ
１（Ｌ２）の分岐点Ｄ５と接続する。
【００２２】また、上述した実施形態では、主として配
線の長さを同一にすることによって各配線の抵抗を等し
くしたが、本発明はこれに限定されるものではなく、配
線の太さや材質を適宜選択することによって、配線の長
さの違いによる抵抗の相違を解消するようにすることも
できる。
線の長さを同一にすることによって各配線の抵抗を等し
くしたが、本発明はこれに限定されるものではなく、配
線の太さや材質を適宜選択することによって、配線の長
さの違いによる抵抗の相違を解消するようにすることも
できる。
【００２３】
【発明の効果】以上説明したように、本発明の回路内の
配線構造によれば、複数のセルが配置される回路におい
て、各小セルまでの配線抵抗に起因する電圧降下を全て
の小セルで同一にすることができ、各小セルの動作特性
を同一なものとすることができる。
配線構造によれば、複数のセルが配置される回路におい
て、各小セルまでの配線抵抗に起因する電圧降下を全て
の小セルで同一にすることができ、各小セルの動作特性
を同一なものとすることができる。
【図１】本発明の実施形態に係るＤ／Ａコンバータ１０
の概略構成を模式的に示すブロック図である。
の概略構成を模式的に示すブロック図である。
【図２】本発明の実施形態に係る配線構造１００の概略
構成を模式的に示すブロック図である。
構成を模式的に示すブロック図である。
【図３】本発明の変更例を模式的に示す説明図である。
【図４】本発明の変更例を模式的に示す説明図である。
【図５】従来の配線構造の概略構成を模式的に示すブロ
ック図である。
ック図である。
Ａ１〜Ａｎ…小セル、Ｃ１〜Ｃｎ…接点、Ｄ１…端点
（分岐点）、Ｌ１，Ｌ２…基幹配線、１００…配線構造
（分岐点）、Ｌ１，Ｌ２…基幹配線、１００…配線構造
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 CA01 CA06 CD02 CD05 CD12 DF03 DF12 EZ20 5F064 AA02 BB21 DD15 DD34 EE08 EE18 EE42 EE52
Claims (2)
- 【請求項１】 基幹配線と複数のセルそれぞれとを接続
してなる回路の配線構造であって、前記基幹配線の分岐
点と前記複数のセルの各接点とを同一の抵抗の配線で接
続したことを特徴とする回路の配線構造。 - 【請求項２】 請求項１に記載の回路の配線構造におい
て、前記複数のセルのうち隣接する一対のセル同士を接
続線でそれぞれ接続し、これらの接続線のうち隣接する
一対の接続線の中点同士をそれぞれ接続し、この接続線
による接続を全ての接続線が統合されるまで繰り返し、
最後に接続した接続線の中点を前記分岐点と接続したこ
と特徴とする回路の配線構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11104300A JP2000299435A (ja) | 1999-04-12 | 1999-04-12 | 回路の配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11104300A JP2000299435A (ja) | 1999-04-12 | 1999-04-12 | 回路の配線構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000299435A true JP2000299435A (ja) | 2000-10-24 |
Family
ID=14377083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11104300A Pending JP2000299435A (ja) | 1999-04-12 | 1999-04-12 | 回路の配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000299435A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008076666A (ja) * | 2006-09-20 | 2008-04-03 | Fuji Electric Holdings Co Ltd | 有機ｅｌ素子の駆動回路 |
| JP2008227920A (ja) * | 2007-03-13 | 2008-09-25 | Univ Chuo | 電流源回路、及びディジタル・アナログ変換器 |
| JP2010074025A (ja) * | 2008-09-22 | 2010-04-02 | Nippon Telegr & Teleph Corp <Ntt> | 多端子半導体スイッチ |
| JP2010074027A (ja) * | 2008-09-22 | 2010-04-02 | Nippon Telegr & Teleph Corp <Ntt> | Ｆｅｔスイッチ |
-
1999
- 1999-04-12 JP JP11104300A patent/JP2000299435A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008076666A (ja) * | 2006-09-20 | 2008-04-03 | Fuji Electric Holdings Co Ltd | 有機ｅｌ素子の駆動回路 |
| JP2008227920A (ja) * | 2007-03-13 | 2008-09-25 | Univ Chuo | 電流源回路、及びディジタル・アナログ変換器 |
| JP2010074025A (ja) * | 2008-09-22 | 2010-04-02 | Nippon Telegr & Teleph Corp <Ntt> | 多端子半導体スイッチ |
| JP2010074027A (ja) * | 2008-09-22 | 2010-04-02 | Nippon Telegr & Teleph Corp <Ntt> | Ｆｅｔスイッチ |
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Legal Events
| Date | Code | Title | Description |
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