JP2000299629A

JP2000299629A - 電源供給制御装置及び半導体装置

Info

Publication number: JP2000299629A
Application number: JP2000035822A
Authority: JP
Inventors: Shunzo Oshima; 俊藏大島
Original assignee: Yazaki Corp
Current assignee: Yazaki Corp
Priority date: 1999-02-14
Filing date: 2000-02-14
Publication date: 2000-10-24

Abstract

(57)【要約】【課題】シャント抵抗が不要で、不完全短絡発生時の
異常電流に対し高速応答が可能なＣ接点対応の半導体装
置を提供する。【解決手段】第１スイッチング回路８０１及び第２ス
イッチング回路８０２と基準半導体素子ＱＢと、基準半
導体素子ＱＢの電位と第１スイッチング回路８０１及び
第２スイッチング回路８０２のいずれか一方の電位を比
較する比較器ＣＭＰ１と、第１及び第２のマルチプレク
サＭＵＸ１／ＭＵＸ２及び基準半導体素子ＱＢの制御電
極に制御電圧を供給する制御電圧供給手段１１１とから
構成される。第１及び第２のマルチプレクサＭＵＸ１／
ＭＵＸ２の入力をインバータＩで逆相とすることによ
り、第１スイッチング回路８０１及び第２スイッチング
回路８０２のいずれか一方が導通するＣ接点対応の動作
が可能となる。第１及び第２の負荷１０２／１０３に流
れる異常電流を検知して、異常時にはそのいずれか一方
の導通状態を選択的に遮断する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電源供給制御装置
及びこれに用いる半導体装置に係り、特にＣ接点対応の
電源供給制御装置に好適な半導体装置に関する。

【０００２】

【従来の技術】従来の電源供給制御装置に用いる半導体
装置（電力用半導体装置）としては、例えば図１０に示
すようなものがある。図１０に示す電源供給制御装置
は、自動車においてバッテリからの電源を選択的に各負
荷に供給して、負荷への電力供給を温度センサ内蔵トラ
ンジスタＱＦにより制御する装置である。図１０に示す
電源供給制御装置は、出力電圧ＶＢを供給する電源１０
１にシャント抵抗ＲＳの一端が接続され、その他端に温
度センサ内蔵トランジスタＱＦのドレイン端子Ｄが接続
されている。更に、温度センサ内蔵トランジスタＱＦの
ソース端子Ｓには、負荷１０２が接続されている。ここ
で、負荷１０２としては、自動車のヘッドライトやパワ
ーウィンドウの駆動モータ等々該当する。図１０に示す
電源供給制御装置は、更に、シャント抵抗ＲＳを流れる
電流を検出してハードウェア回路により温度センサ内蔵
トランジスタＱＦの駆動を制御するドライバ９０１と、
ドライバ９０１でモニタした電流値に基づいて温度セン
サ内蔵トランジスタＱＦの駆動信号をオン／オフ制御す
るＡ／Ｄ変換器９０２及びマイコン（ＣＰＵ）９０３と
を備えている。温度センサ内蔵トランジスタＱＦは、半
導体チップの接合温度が規定以上の温度まで上昇した場
合には、内蔵するゲート遮断回路によって導通状態を強
制的にオフ制御する過熱遮断機能を備えている。

【０００３】図１０において、ＺＤ１は温度センサ内蔵
トランジスタＱＦのゲート端子Ｇとソース端子Ｓ間を１
２Ｖに保って、パワーデバイスＱＭの真のゲートＴＧに
過電圧が印加されようとした場合にこれをバイパスさせ
るツェナーダイオードである。ドライバ９０１は、電流
モニタ回路としての差動増幅器９１１，９１３と、電流
制限回路としての差動増幅器９１２と、チャージポンプ
回路９１５と、マイコン９０３からのオン／オフ制御信
号及び電流制限回路からの過電流判定結果に基づき、内
部抵抗ＲＧを介して温度センサ内蔵トランジスタＱＦの
真のゲートＧを駆動する駆動回路９１４を備えて構成さ
れている。シャント抵抗ＲＳの電圧降下に基づき差動増
幅器９１２を介して、電流が判定値（上限）を超えたと
して過電流が検出された場合には、駆動回路９１４によ
って温度センサ内蔵トランジスタＱＦをオフ動作とし、
その後電流が低下して判定値（下限）を下回ったら温度
センサ内蔵トランジスタＱＦをオン動作させる。一方、
マイコン９０３は、電流モニタ回路（差動増幅器９１
１，９１３）を介して電流を常時モニタしており、正常
値を上回る異常電流が流れていれば、温度センサ内蔵ト
ランジスタＱＦの駆動信号をオフすることにより温度セ
ンサ内蔵トランジスタＱＦをオフ動作させる。なお、マ
イコン９０３からオフ制御の駆動信号が出力される前
に、温度センサ内蔵トランジスタＱＦの温度が規定値を
超えていれば、過熱遮断機能によって温度センサ内蔵ト
ランジスタＱＦはオフ動作となる。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来の電源供給制御装置にあっては、電流検出を行うため
に電力の供給経路に直列接続されるシャント抵抗ＲＳを
必要とした構成であり、近年の負荷の大電流化により、
シャント抵抗の熱損失が無視出来ないという問題点があ
る。

【０００５】又、上述の過熱遮断機能や過電流制御回路
は、負荷１０２や配線にほぼ完全な短絡状態が発生して
大電流が流れる場合には機能するが、ある程度の短絡抵
抗を持つ不完全短絡などのレアショートを発生して小さ
い短絡電流が流れた場合には機能せず、電流のモニタ回
路を介してマイコン９０３により異常電流を検出して温
度センサ内蔵トランジスタＱＦをオフ制御するしかな
く、このような異常電流に対するマイコン制御による応
答性が悪いという事情もあった。

【０００６】又、シャント抵抗ＲＳやＡ／Ｄ変換器９０
２、マイコン９０３等が必要であるため、大きな実装ス
ペースが必要であり、又これらの比較的高価な物品によ
り装置コストが高くなってしまうという問題点もある。

【０００７】本発明の目的は、上記従来の問題点や事情
を解決することにあり、シャント抵抗を不要として、あ
る程度の短絡抵抗を持つ不完全短絡などのレアショート
が発生した場合の異常電流に対しても高速応答を可能と
し、集積化が容易なＣ接点対応の電源供給制御装置を提
供することにある。

【０００８】本発明の他の目的は、過小電流検出、ラン
プ断線検出、オープン検出等の種々の測定とその制御が
可能なＣ接点対応の電源供給制御装置を提供することで
ある。

【０００９】本発明の更に他の目的は、電流検出を行う
ために電力の供給経路に直接接続されるシャント抵抗を
不要として装置の熱損失を抑え、ある程度の短絡抵抗を
持つ不完全短絡などのレアショートが発生した場合の異
常電流に対しても高速応答を可能とし、集積化が容易で
安価なＣ接点対応の半導体装置を提供することである。

【００１０】本発明の更に他の目的は、過小電流検出、
ランプ断線検出、オープン検出等の種々の測定とその制
御が可能なＣ接点対応の半導体装置を提供することであ
る。

【課題を解決するための手段】本発明の第１の特徴は、
第１、第２の主電極端子及び制御電極端子とを有する第
１スイッチング回路と、第１、第２の主電極端子及び制
御電極端子とを有する第２スイッチング回路と、第１及
び第２スイッチング回路の第１の主電極端子にそれぞれ
接続した第１の主電極と、制御電極及び第２の主電極と
を有する基準半導体素子と、第１及び第２スイッチング
回路の第２の主電極端子にそれぞれアノードを接続した
第１及び第２の分離ダイオードと、第１及び第２の分離
ダイオードのカソードに第１の入力端子を接続し、基準
半導体素子の第２の主電極に第２の入力端子を接続した
比較器と、第１及び第２スイッチング回路の制御電極端
子にそれぞれ接続した第１及び第２のマルチプレクサ
と、比較器の出力に応じて、第１及び第２のマルチプレ
クサ及び基準半導体素子の制御電極にそれぞれ制御電圧
を供給する制御電圧供給手段とから少なくともなり、第
１及び第２スイッチング回路に流れる異常電流を検知し
て、異常電流発生時には第１及び第２スイッチング回路
のいずれか一方をオン／オフ制御して電流振動を生成
し、この電流振動により、第１及び第２スイッチング回
路のいずれか一方の導通状態を選択的に遮断する電源供
給制御装置であることである。

【００１１】ここで、第１スイッチング回路は、第１の
主電極端子に接続された第１の主電極、第２の主電極端
子に接続された第２の主電極及び制御電極端子に接続さ
れた制御電極とを有する第１の主半導体素子を少なくと
も内蔵している。又、第２スイッチング回路は、第１の
主電極端子に接続された第１の主電極、第２の主電極端
子に接続された第２の主電極及び制御電極端子に接続さ
れた制御電極とを有する第２の主半導体素子を少なくと
も内蔵している。そして、第１及び第２の主半導体素子
及び基準半導体素子としては、ＭＯＳＦＥＴ、ＭＯＳＳ
ＩＴ等のＭＯＳトランジスタ、或いは種々のＭＯＳ複合
型デバイスやＩＧＢＴ等の他の絶縁ゲート型パワーデバ
イスが使用可能である。これらの半導体素子はｎチャネ
ル型でもｐチャネル型でもかまわない。又「第１主電
極」とは、ＩＧＢＴにおいてはエミッタ電極又はコレク
タ電極のいずれか一方、ＭＯＳトランジスタ等の絶縁ゲ
ート型トランジスタにおいてはソース電極又はドレイン
電極のいずれか一方を意味する。「第２主電極」とは、
ＩＧＢＴにおいては上記第１主電極とはならないエミッ
タ電極又はコレクタ電極のいずれか一方、絶縁ゲート型
トランジスタにおいては上記第１主電極とはならないソ
ース電極又はドレイン電極のいずれか一方を意味する。
即ち、第１主電極が、エミッタ電極であれば、第２主電
極はコレクタ電極であり、第１主電極がソース電極であ
れば、第２主電極はドレイン電極である。又、「制御電
極」とはＩＧＢＴ及び絶縁ゲート型トランジスタのゲー
ト電極を意味することは勿論である。

【００１２】本発明の第１の特徴においては、第１及び
第２のマルチプレクサのそれぞれの入力をインバータで
逆相とすることにより、第１及び第２スイッチング回路
のいずれか一方が導通するＣ接点対応の動作が可能とな
る。この第１及び第２の主半導体素子として例えばパワ
ーＭＯＳトランジスタを使用した場合、電力供給経路の
一部を成すパワーＭＯＳトランジスタの端子間電圧（ド
レイン−ソース間電圧）は、オフ状態からオン状態へ遷
移する際の（例えば、ｎチャネル型ＦＥＴの場合の立ち
下がり）電圧特性において、電力供給経路及び負荷の状
態、即ち、経路が持つ配線インダクタンス及び配線抵抗
及び短絡抵抗に基づく時定数に応じて変化する。例え
ば、短絡が発生していない通常動作では所定電圧以下に
速やかに収れんするが、完全短絡が発生している場合に
は所定電圧以下にならない。又、ある程度の短絡抵抗を
持つ不完全短絡が発生している場合には、所定電圧に収
れんするものの収れんするまでに長い時間を要する。

【００１３】本発明の第１の特徴は、このような半導体
素子におけるオフ状態からオン状態に遷移する際の過渡
的な半導体素子の電圧特性を利用している。つまり、第
１及び第２スイッチング回路の端子間電圧と基準半導体
素子の端子間電圧（基準電圧）との差を検出することに
よって、電力供給経路の一部を成す第１及び第２スイッ
チング回路の端子間電圧（即ち、電力供給経路の電流）
が正常状態から逸脱している程度を判定するものであ
る。

【００１４】従って、電流検出を行うために電力の供給
経路に直列接続される従来のようなシャント抵抗を不要
とすることが出来、又、完全短絡による過電流のみなら
ず、ある程度の短絡抵抗を持つ不完全短絡などのレアシ
ョートが発生した場合の異常電流をも簡単に検出するこ
とが可能である本発明の第１の特徴において、第１及び
第２スイッチング回路の第２の主電極端子のそれぞれに
接続した第１及び第２の負荷、基準半導体素子の第２の
主電極に接続した基準抵抗を更に具備することが好まし
い。このようにして、Ｃ接点対応の電源供給制御装置が
実現出来る。

【００１５】本発明の第２の特徴は、外部入力端子に接
続した第１の主電極端子、第１の外部出力端子に接続し
た第２の主電極端子及び制御電極端子とを有する第１ス
イッチング回路と、外部入力端子に接続した第１の主電
極端子、第２の外部出力端子に接続した第２の主電極端
子及び制御電極端子とを有する第２スイッチング回路
と、第１及び第２スイッチング回路の第１の主電極端子
にそれぞれ接続した第１の主電極と、制御電極及び第２
の主電極とを有する基準半導体素子と、第１及び第２ス
イッチング回路の第２の主電極端子にそれぞれアノード
を接続した第１及び第２の分離ダイオードと、第１及び
第２の分離ダイオードのカソードに第１の入力端子を接
続し、基準半導体素子の第２の主電極に第２の入力端子
を接続した比較器と、第１及び第２スイッチング回路の
制御電極端子にそれぞれ接続した第１及び第２のマルチ
プレクサと、比較器の出力に応じて、第１及び第２のマ
ルチプレクサ及び基準半導体素子の制御電極にそれぞれ
制御電圧を供給する制御電圧供給手段とから少なくとも
なり、第１及び第２の外部出力端子にそれぞれ接続され
る第１及び第２の負荷に流れる異常電流を検知して、異
常電流発生時には第１及び第２スイッチング回路のいず
れか一方をオン／オフ制御して電流振動を生成し、この
電流振動により、外部入力端子と第１及び第２の外部出
力端子間のいずれか一方の導通状態を選択的に遮断する
ことを特徴とする半導体装置であることである。ここ
で、第１スイッチング回路は、第１の主電極端子に接続
された第１の主電極、第２の主電極端子に接続された第
２の主電極及び制御電極端子に接続された制御電極とを
有する第１の主半導体素子を少なくとも内蔵している。
又、第２スイッチング回路は、第１の主電極端子に接続
された第１の主電極、第２の主電極端子に接続された第
２の主電極及び制御電極端子に接続された制御電極とを
有する第２の主半導体素子を少なくとも内蔵している。

【００１６】本発明の第２の特徴に係る半導体装置にお
いては、第１及び第２のマルチプレクサのそれぞれの入
力をインバータで逆相とすることにより、第１及び第２
スイッチング回路のいずれか一方が導通するＣ接点対応
の動作が可能となる。

【００１７】本発明の第２の特徴において、第１及び第
２スイッチング回路、基準半導体素子、第１及び第２の
分離ダイオード、比較器、第１及び第２のマルチプレク
サ及び制御電圧供給手段が同一半導体基板上に集積化す
ることが好ましい。

【００１８】同一半導体基板上に集積化した場合には、
外部入力端子と第１及び第２の外部出力端子は、例え
ば、半導体チップの素子形成面に形成された１×１０
^１８ｃｍ ^−３〜１×１０^２１ｃｍ^−３程度のドナー若し
くはアクセプタがドープされた複数の高不純物密度領域
（ソース領域／ドレイン領域、若しくはエミッタ領域／
コレクタ領域等）等にアルミニウム（Ａｌ）、若しくは
アルミニウム合金（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）等
の金属配線によりそれぞれ接続される。これらの金属配
線は、高不純物密度領域にオーミック接触している。そ
して金属配線の上部には、酸化膜（ＳｉＯ_２)、ＰＳＧ
膜、ＢＰＳＧ膜、窒化膜（Ｓｉ_３Ｎ_４)、或いはポリイ
ミド膜等から成るパッシベーション膜が形成されてい
る。そして、パッシベーション膜の一部に複数の電極層
を露出するように複数の開口部（窓部）を設け、外部入
力端子と第１及び第２の外部出力端子として必要なボン
ディングパッドを構成している。ボンディングパッドに
は、直径５０μｍ乃至２００μｍの金（Ａｕ）線若しく
はアルミニウム（Ａｌ）線からなるボンディングワイヤ
が接続される。又、半導体素子を集積回路が配設された
表面部を下側に向けたフェイスダウン（フリップチッ
プ）方式で配線基板の表面上に取り付ける場合は、これ
らの、外部入力端子と第１及び第２の外部出力端子等
は、必ずしも、半導体素子（半導体チップ）の周辺部に
配置されている必要はない。

【００１９】半導体装置を構成する第１及び第２スイッ
チング回路として例えばパワーＭＯＳトランジスタを使
用した場合、電力供給経路の一部を成すパワーＭＯＳト
ランジスタの端子間電圧（ドレイン−ソース間電圧）
は、オフ状態からオン状態へ遷移する際の（例えば、ｎ
チャネル型ＦＥＴの場合の立ち下がり）電圧特性におい
て、電力供給経路及び負荷の状態、即ち、経路が持つ配
線インダクタンス並びに配線抵抗及び短絡抵抗に基づく
時定数に応じて変化する。例えば、短絡が発生していな
い通常動作では所定電圧以下に速やかに収れんするが、
完全短絡が発生している場合には所定電圧以下にならな
い。又、ある程度の短絡抵抗を持つ不完全短絡が発生し
ている場合には、所定電圧に収れんするものの、収れん
するまでに長い時間を要する。

【００２０】本発明の第２の特徴は、このような半導体
素子におけるオフ状態からオン状態に遷移する際の過渡
的な半導体素子の電圧特性を利用している。つまり、第
１及び第２スイッチング回路の端子間電圧と第１及び第
２スイッチング回路の端子間電圧（基準電圧）との差を
検出することによって、電力供給経路の一部を成す第１
及び第２スイッチング回路の端子間電圧（即ち、電力供
給経路の電流）が正常状態から逸脱している程度を判定
することが出来る。

【００２１】従って、電流検出を行うために電力の供給
経路に直列接続される従来のようなシャント抵抗を不要
としてＣ接点対応の各種装置の熱損失を抑えることが出
来、又、完全短絡による過電流のみならず、ある程度の
短絡抵抗を持つ不完全短絡などのレアショートが発生し
た場合の異常電流をも簡単に検出可能である。更に、シ
ャント抵抗を用いずに過電流の検出が可能であり、特に
半導体装置のオン／オフ制御をハードウェア回路で構成
した場合はマイコンも不要であるため、専有面積を縮小
出来るとともに、製造単価を削減可能である。

【００２２】又特に、基準半導体素子の電流容量が第１
及び第２スイッチング回路の電流容量よりも小さくなる
ように、それぞれの半導体素子を構成するユニットセル
数の比を決定すれば良い。このようなユニットセル数の
選択を行って、パワーＩＣの平面パターンのレイアウト
を設定することにより、基準半導体素子の回路構成を小
型化出来、更に半導体チップの面積を縮小出来るととも
に、Ｃ接点対応の装置コストを大幅に削減出来る。

【００２３】

【発明の実施の形態】先ず、本発明の半導体装置の代表
的な構造及びその基本的な動作について説明し、その後
Ｃ接点に用いる場合の本発明の実施の形態の説明をす
る。

【００２４】（半導体装置の構造及び動作）本発明の基
礎となる電流振動型遮断機能を有する半導体装置は、図
６に示すように、主半導体素子（パワーデバイス）ＱＡ
からなるスイッチング回路８０３と、この主半導体素子
ＱＡの異常電流を検知して、異常電流発生時には主半導
体素子ＱＡをオン／オフ制御して電流振動を生成し、こ
の電流振動により、主半導体素子ＱＡを遮断する制御回
路とを同一基板上に集積化した半導体集積回路（パワー
ＩＣ）である。

【００２５】通常、このパワーＩＣは、出力電圧ＶＢを
供給する電源１０１に入力端子Ｔ_Ｄを接続し、出力端子
Ｔ_Ｓを負荷１０２に接続して動作する。パワーＩＣを構
成しているスイッチング回路８０３は、入力端子Ｔ_Ｄに
第１主電極端子ＤＡを、出力端子Ｔ_Ｓに第２主電極端子
ＳＡを接続している。そして、このスイッチング回路８
０３の第１主電極端子ＤＡは、主半導体素子（パワーデ
バイス）ＱＡの第１主電極（ドレイン電極）に接続さ
れ、第２主電極端子ＳＡは、主半導体素子ＱＡの第２主
電極（ソース電極）Ｓに接続されている。ここで、スイ
ッチング回路８０３は、図１１に示すように、主半導体
素子ＱＡの制御電極ＴＧと第２主電極（ソース電極）Ｓ
_０との間に、過熱遮断回路１２０を接続している。な
お、電流振動の振動の回数を計測する方式を採用すれ
ば、過熱遮断回路１２０は必須ではない。ここでは、
同一半導体基板上にモノリシックに集積化されたｎチャ
ネル型半導体装置について説明する。図６に示すよう
に、本発明の半導体装置の制御回路はｎチャネル型の主
半導体素子ＱＡを有するスイッチング回路８０３と、こ
のスイッチング回路８０３に並列接続された基準半導体
素子としてのｎチャネルＦＥＴＱＢと、主半導体素子Ｑ
Ａの主電極間電圧と基準半導体素子ＱＢの主電極間電圧
とを比較する比較器ＣＭＰ１と、この比較器ＣＭＰ１の
出力に応じて、主半導体素子ＱＡ及び基準半導体素子Ｑ
Ｂの制御電極に制御電圧を供給する制御電圧供給手段１
１１とを少なくとも具備している。

【００２６】図１１に示すように、スイッチング回路８
０３を構成する過熱遮断回路１２０は、主半導体素子Ｑ
Ａのゲート電極に接続された過熱遮断用ＭＯＳトランジ
スタＱＳと、この過熱遮断用ＭＯＳトランジスタＱＳの
ゲート電極に信号を入力するラッチ回路１２２と、ラッ
チ回路１２２の状態を制御する温度センサ１２１等から
構成されている。つまり、半導体チップ１１０の表面温
度が規定以上の温度まで上昇したことが温度センサ１２
１によって検出された場合には、温度センサ１２１から
の検出情報により、ラッチ回路１２２の状態が遷移し、
この状態がラッチ回路１２２に保持される。この結果、
過熱遮断用ＭＯＳトランジスタＱＳがオン動作となり、
主半導体素子ＱＡのゲート電極ＴＧとソース電極Ｓ_０間
を短絡し、主半導体素子ＱＡを強制的にオフ制御する。

【００２７】ここで、温度センサ１２１はポリシリコン
等で構成した４個のダイオードが直列接続されてなり、
温度センサ１２１は主半導体素子ＱＡの近傍に集積化さ
れている。主半導体素子ＱＡの接合温度が上昇するにつ
れて、半導体チップの表面温度が上昇し、温度センサ１
２１の４個のダイオードの順方向降下電圧が次第に低下
する。そして、４個のダイオードの順方向降下電圧の総
和が、ｎＭＯＳトランジスタＱ５１のゲート電位が
“Ｌ”レベルとされる電位まで下がると、ｎＭＯＳトラ
ンジスタＱ５１がオン状態からターンオフする。これに
より、ｎＭＯＳトランジスタＱ５４のゲート電位が、主
半導体素子ＱＡのゲート制御端子Ｇの電位にプルアップ
され、ｎＭＯＳトランジスタＱ５４がターンオンする。
このため、ｎＭＯＳトランジスタＱ５３がターンオフ
し、ｎＭＯＳトランジスタＱ５２がオフ状態からターン
オンして、ラッチ回路１２２に“１”がラッチされるこ
ととなる。このとき、ラッチ回路１２２の出力が“Ｈ”
レベルとなって、過熱遮断用素子ＱＳがオフ状態からタ
ーンオンする。この結果、主半導体素子ＱＡの真のゲー
トＴＧと第２主電極（ソース電極）Ｓ_０間が短絡され
て、主半導体素子ＱＡがオン状態からターンオフして、
過熱遮断されることとなる。

【００２８】図６に戻るが、本発明の半導体装置は、基
準半導体素子としてのＭＯＳトランジスタＱＢ、抵抗Ｒ
１、Ｒ２，Ｒ５，Ｒ８，ＲＧ，基準抵抗Ｒｒ、ツェナー
ダイオードＺＤ１、ダイオードＤ１、比較器ＣＭＰ１、
制御電圧供給手段としての駆動回路１１１を、主半導体
素子ＱＡと共に同一半導体基板（半導体チップ）１１０
上にモノリシックに搭載している。更に本発明の半導体
装置を構成する半導体チップ１１０の外部には、制御端
子Ｔ_Ｇに接続された抵抗Ｒ１０及びスイッチＳＷ１を備
えている。そして、本発明の半導体装置は、ユーザ等が
スイッチＳＷ１をオンさせることにより機能する。

【００２９】制御電圧供給手段としての駆動回路１１１
には、コレクタ側が電位ＶＰに接続されたソーストラン
ジスタＱ５と、エミッタ側が接地電位（ＧＮＤ）に接続
されたシンクトランジスタＱ６とを直列接続して備え、
スイッチＳＷ１のオン／オフ切換えによる切換え信号に
基づき、ソーストランジスタＱ５及びシンクトランジス
タＱ６をオン・オフ制御して、主半導体素子ＱＡ及び基
準半導体素子ＱＢの制御電極にこれらを駆動制御する信
号を出力する。図６に示すバイポーラトランジスタ（Ｂ
ＪＴ）の代わりにＭＯＳトランジスタで駆動回路１１１
を構成しても良い。例えば、ＣＭＯＳで、駆動回路１１
１を構成することも可能である。ＭＯＳトランジスタで
駆動回路１１１を構成すれば、簡単なＭＯＳトランジス
タの製造プロセスで本発明のパワーＩＣ（半導体装置）
を製造することが可能となる。又、ＢＪＴで駆動回路１
１１を構成すれば、ＢＩＭＯＳ製造プロセスで本発明の
パワーＩＣを製造することが出来る。電源１０１の出力
電圧ＶＢは、例えば１２Ｖで、チャージポンプの出力電
圧ＶＰは、例えばＶＢ＋１０Ｖである。

【００３０】スイッチング回路８０３を構成している主
半導体素子ＱＡの第１主電極（ドレイン電極）と基準半
導体素子ＱＢの第１主電極（ドレイン電極）とは互いに
接続され共通電位に維持されている。更に、基準半導体
素子ＱＢの第２主電極（ソース電極）には基準抵抗Ｒｒ
が接続されている。なお、基準抵抗Ｒｒは必ずしもモノ
リシックに集積化されている必要はなく、本発明の半導
体装置の外部抵抗として、外部端子を介して接続しても
良い。基準抵抗Ｒｒの抵抗値は、ＭＯＳトランジスタＱ
Ｂと主半導体素子ＱＡのチャネル幅Ｗの比に応じて選定
すれば良い。例えば、上述したように、ＭＯＳトランジ
スタＱＢと主半導体素子ＱＡのチャネル幅Ｗの比を１：
１０００とした場合は、過負荷状態の抵抗値の１０００
倍の値となるように設定すればよい。この基準抵抗Ｒｒ
の設定により、主半導体素子ＱＡに異常動作の過負荷電
流が流れたときと同じドレイン−ソース間電圧Ｖ_ＤＳを
基準半導体素子ＱＢに発生させることが出来る。

【００３１】スイッチング回路８０３の第１主電極端子
ＤＡと第２主電極端子ＳＡ間には抵抗Ｒ１と抵抗Ｒ２と
の直列回路が接続されている。この抵抗Ｒ１と抵抗Ｒ２
との接続点と第２主電極端子ＳＡ間には、端子Ｔ_Ｒを介
して、外部抵抗として可変抵抗ＲＶが外部端子を介して
接続されている。可変抵抗ＲＶの抵抗値を変えることに
より基準抵抗Ｒｒの抵抗値を等価的に可変設定出来る。
これにより、１種類のチップ１１０で複数の仕様をカバ
ーすることが可能となる。

【００３２】図６に示す比較器ＣＭＰ１の“＋”入力端
子には、主半導体素子ＱＡの主電極間電圧（ドレインＤ
−ソースＳ間電圧）Ｖ_ＤＳを抵抗Ｒ１と抵抗Ｒ２及び可
変抵抗ＲＶの並列抵抗（Ｒ２‖ＲＶ）とで分圧した電圧
が抵抗Ｒ５を介して供給されている。又、比較器ＣＭＰ
１の“−”入力端子には、基準半導体素子ＱＢのソース
電圧Ｖ_ＳＢが供給されている。“＋”入力端子の信号レ
ベルＶ_＋＞“−”入力端子の信号レベルＶ₋のとき、比
較器ＣＭＰ１の出力は“Ｈ”レベルとなり、駆動回路１
１１は、ゲート電極に電圧を供給する。逆の場合は、比
較器ＣＭＰ１の出力は“Ｌ”レベルとなり、駆動回路１
１１は、スイッチング回路８０３のゲート駆動をオフす
る。なお、後述のように、比較器ＣＭＰ１は一定のヒス
テリシス特性を持っている。

【００３３】図８は、本発明のパワーＩＣに用いる主半
導体素子ＱＡに着目した、概念的な等価回路である。主
半導体素子ＱＡの等価回路を、等価電流源ｇ_ｍ・ｖ_ｉ、
ドレイン抵抗ｒｄ、ゲート・ソース間容量Ｃ_ＧＳ、ゲー
ト・ドレイン間容量Ｃ_ＧＤ及びドレイン・ソース間容量
ＣＤ_Ｓを用いて簡略化して示している。ここで、ｇ
_ｍは、主半導体素子ＱＡの伝達コンダクタンスである。
この主半導体素子ＱＡの等価回路を使用した場合、電源
１０１から負荷１０２への電力供給経路は、図８に示す
ような回路として表される。負荷１０２には電力供給経
路の配線インダクタンスＬ０と配線抵抗Ｒ０とが含まれ
る。

【００３４】図７には、このような電力供給経路の一部
を成す主半導体素子ＱＡのドレイン−ソース間電圧Ｖ
_ＤＳのオフ状態からオン状態へ遷移する際の立ち下がり
電圧特性を、負荷１０２若しくは主半導体素子ＱＡと負
荷１０２間の配線が短絡の場合、基準負荷（通常動作）
の場合、負荷１０２が抵抗１ｋΩの場合について示す過
渡応答カーブである。立ち下がり特性は、本発明の実施
の形態に係る電力供給経路全体のインピーダンス、例え
ば、負荷回路や電力供給系が持つ配線インダクタンス、
配線抵抗に応じた過渡応答をする。

【００３５】先ず、図７の負荷１０２の抵抗が１ｋΩの
ときのドレイン−ソース間電圧Ｖ_Ｄ _Ｓの変化について、
次のように考察出来る。つまり、この測定で用いた主半
導体素子ＱＡの特性により、例えば、ドレイン電流Ｉ_Ｄ
＝１２ｍＡ（電源電圧１２Ｖ、負荷抵抗１ｋΩのとき）
において、真のゲート−ソース間電圧Ｖ_ＴＧＳは、ほぼ
しきい値電圧Ｖth＝１．６Ｖと仮定する。そして、図６
の駆動回路１１１による主半導体素子ＱＡの真のゲート
ＴＧへの充電は継続されるから、このまま行くと真のゲ
ート−ソース間電圧Ｖ_ＴＧＳは上昇して行ってしまう。
しかし、ドレイン−ソース間電圧Ｖ_ＤＳが低下して、真
のゲート−ドレイン間の容量値Ｃ_ＧＤを増大させるの
で、真のゲート−ソース間電圧Ｖ_ＴＧＳに達する電荷を
吸収する。即ち、ドレイン−ソース間電圧Ｖ_ＤＳは真の
ゲート−ソース間電圧Ｖ_ＴＧＳに達した電荷が電位上昇
を生じさせないだけの容量を発生させ、真のゲート−ソ
ース間電圧Ｖ_ＴＧＳは約１．６Ｖ（＝Ｖth）に維持され
る。つまり、主半導体素子ＱＡがオン状態に遷移した後
の各経過時点で、駆動回路１１１によってゲートＧに送
られる充電電荷を吸収し、真のゲートＴＧの電圧Ｖ
_ＴＧＳを一定に保つようなドレイン−ソース間電圧Ｖ
_ＤＳとなる。

【００３６】ここで、負荷抵抗が１ｋΩより小さい負荷
Ｒに対応するドレイン−ソース間電圧Ｖ_ＤＳの図７の負
荷抵抗＝１ｋΩの時の曲線からの差をΔＶ_ＤＳとする。
そして、その時点ｔにおける負荷Ｒに対応した真のゲー
ト−ソース間電圧をＶ_ＴＧＳ _Ｒとする。即ち、Ｑ_GD＝ΔＶ_DS×Ｃ_GD＋（Ｖ_TGSR−Ｖth）×Ｃ_GS・・・・・（１）分の電荷に相当する電圧を、真のゲート−ソース間電圧
Ｖ_ＴＧＳＲから引き去れば、真のゲート−ソース間電圧
Ｖ_ＴＧＳＲは、ほぼしきい値電圧Ｖth＝１．６Ｖになる
ことを意味する。換言すれば、真のゲート−ソース間電
圧Ｖ_ＴＧＳＲは、しきい値電圧Ｖth＝１．６Ｖからこの
電荷Ｑ_ＧＤ分に相当した電圧だけ電位が上昇しているこ
とを意味する。このことを式で示せば、次式となる。

【００３７】（Ｖ_TGSR−Ｖth）×Ｃ_GS＋（（Ｖ_TGSR−Ｖth）−ΔＶ_DS）×Ｃ_GD ＝（ΔＶ_DS−（Ｖ_TGSR−Ｖth））×Ｃ_GD・・・・・（２）Ｖ_TGSR−Ｖth＝ΔＶ_DS×２Ｃ_GD／（Ｃ_GS＋２Ｃ_GD）・・・・・（３） ∴ΔＶ_DS＝（Ｖ_TGSR−Ｖth)・((Ｃ_GS／２Ｃ_GD）＋１）・・・・・（４）即ち、ΔＶ_ＤＳは（Ｖ_ＴＧＳＲ−Ｖth）に比例する。な
お、ドレイン電流Ｉ_Ｄがゼロの時は真のゲートを充電す
る回路及びミラー容量だけでドレイン−ソース間電圧Ｖ
_ＤＳの曲線は決まるが、ドレイン電流Ｉ_Ｄが流れると、
回路全体のインダクタンスＬ_Ｃにより逆起電力が発生
し、負荷抵抗が増大したのと同じ効果を与える。従っ
て、ドレイン電流Ｉ_Ｄが変化しているときは、インダク
タンス等価抵抗が発生し、デッドショートのように、負
荷の純抵抗値が非常に小さくなっても、負荷の等価イン
ピーダンスは、回路全体のインダクタンスＬ_Ｃで決まる
一定値以下には下がらない。このため、ドレイン電流Ｉ
_Ｄの立ち上り勾配は一定値に収れんし、真のゲート−ソ
ース間電圧Ｖ_ＴＧＳの曲線も収れんすることとなる。

【００３８】本発明の半導体装置（パワーＩＣ）の基準
半導体素子ＱＢと主半導体素子ＱＡのチャネル幅Ｗの比
をＮ２：Ｎ１（ｎ＝Ｎ１／Ｎ２＝１０００）としてカレ
ントミラー回路を構成する場合は、主半導体素子ＱＡの
ソース電圧Ｖ_ＳＡと基準半導体素子ＱＢのソース電圧Ｖ
_ＳＢが一致するとき、（主半導体素子のドレイン電流Ｉ
_ＤＱＡ）＝１０００×（基準半導体素子のドレイン電流
Ｉ_ＤＱＢ）となる。従って、主半導体素子ＱＡのドレイ
ン電流としてＩ_ＤＱＡ＝５Ａ、基準半導体素子ＱＢのド
レイン電流としてＩ_ＤＱＢ＝５ｍＡがそれぞれ流れてい
るときは、主半導体素子ＱＡ及び基準半導体素子ＱＢの
それぞれのドレイン−ソース間電圧Ｖ_Ｄ _Ｓは一致し、従
って、真のゲート−ソース間電圧Ｖ_ＴＧＳも一致する。
即ち、Ｖ _ＤＳＡ＝Ｖ_ＤＳＢ、Ｖ_ＴＧＳＡ＝Ｖ_ＴＧＳＢと
なる。ここで、Ｖ_ＤＳＡ，Ｖ_ＤＳ _Ｂはそれぞれ主半導体
素子ＱＡ，基準半導体素子ＱＢのドレイン−ソース間電
圧であり、Ｖ_ＴＧＳＡ，Ｖ_ＴＧＳＢはそれぞれ主半導体
素子ＱＡ，基準半導体素子ＱＢの真のゲート−ソース間
電圧である。

【００３９】従って、基準半導体素子ＱＢが完全にオン
状態に遷移しているときは、基準抵抗Ｒｒの両端にほぼ
電源電圧ＶＢが印加されると近似出来る。このため、主
半導体素子ＱＡに接続する５Ａの負荷に等価な基準半導
体素子ＱＢの負荷として、基準抵抗Ｒｒの抵抗値は、Ｒ
ｒ＝１２Ｖ／５ｍＡ＝２．４ｋΩとして決定される。

【００４０】次に、ＭＯＳトランジスタの５極管特性
（ドレイン飽和特性）領域における本発明の半導体装置
（パワーＩＣ）の動作について説明する。主半導体素子
ＱＡがオン状態に遷移すると、ドレイン電流Ｉ_ＤＱＡは
回路抵抗で決まる最終負荷電流値を目指して立ち上がっ
て行く。又、主半導体素子ＱＡの真のゲート−ソース間
電圧Ｖ_ＴＧＳＡは、ドレイン電流Ｉ_ＤＱＡで決まる値を
取り、ドレイン−ソース間電圧Ｖ_ＤＳＡの低下によるコ
ンデンサ容量Ｃ_ＧＤのミラー効果でブレーキをかけられ
ながら、これも立ち上がって行く。更に、基準半導体素
子ＱＢは、主半導体素子ＱＡの決めるゲート電圧に従っ
て、基準抵抗Ｒｒを負荷抵抗とするソースフォロアとし
て動作する。

【００４１】又、主半導体素子ＱＡの真のゲート−ソー
ス間電圧Ｖ_ＴＧＳＡは、ドレイン電流Ｉ_ＤＱＡの増加に
応じて大きくなって行く。

【００４２】Ｖ_DSA＝Ｖ_TGSA＋Ｖ_TGD ・・・・・（５）Ｖ_DSB＝Ｖ_TGSB＋Ｖ_TGD ・・・・・（６）の関係があるから、Ｖ_DSA−Ｖ_DSB＝Ｖ_TGSA−Ｖ_TGSB ＝（Ｉ_DQA−ｎ×Ｉ_DQB）／ｇ_m ・・・・・（７）となる。但し、ｇ_ｍは主半導体素子ＱＡの伝達コンダク
タンス、ｎ＝Ｎ１／Ｎ２は主半導体素子ＱＡと基準半導
体素子ＱＢとのチャネル幅の比である。従って、ドレイ
ン−ソース間電圧の差Ｖ_ＤＳＡ−Ｖ_ＤＳＢを検出するこ
とにより、ドレイン電流の差（Ｉ_ＤＱＡ−ｎ×
Ｉ_ＤＱＢ）を得ることが出来る。

【００４３】基準半導体素子ＱＢのドレイン−ソース間
電圧Ｖ_ＤＳＢは、比較器ＣＭＰ１の“−”入力端子に入
力される。又、主半導体素子ＱＡのドレイン−ソース間
電圧Ｖ_ＤＳＡはＲ１と抵抗Ｒ２で分圧した値Ｖ_＋が、抵
抗Ｒ５を介して、比較器ＣＭＰ１の“＋”入力端子に入
力される。即ち、Ｖ₊＝Ｖ_DSA×Ｒ１／（Ｒ１＋Ｒ２）・・・・・（８）が比較器ＣＭＰ１の“＋”入力端子に入力されることに
なる。負荷側が正常状態の場合は、（Ｒｒ／ｎ）＜Ｒと
なって、Ｖ_＋＜Ｖ_ＤＳＢとなり、主半導体素子ＱＡは、
オン状態を維持する。ここで、Ｒは負荷抵抗の値であ
る。負荷側が過負荷になると、（Ｒｒ／ｎ）＞Ｒとな
り、更に、Ｖ_＋＞Ｖ_ＤＳＢとなると、３極管特性領域
で、主半導体素子ＱＡがターン・オフする。主半導体素
子ＱＡ及び基準半導体素子ＱＢのそれぞれのソース電位
をＶ_ＳＡ、Ｖ_ＳＢとすると、主半導体素子ＱＡがオフ
後、ソース電位Ｖ_ＳＡ、Ｖ_ＳＢは、ＧＮＤに向かって低
下して行くので、Ｖ_ＤＳＡ，Ｖ_ＤＳＢとも増加する。ソ
ース電位Ｖ_ＳＡ、Ｖ_ＳＢが、ＧＮＤ電位に至る前に、Ｖ
_＋＜Ｖ_ＤＳＢの条件が成立して、再び主半導体素子ＱＡ
がターン・オンする。主半導体素子ＱＡは、オン状態に
遷移した直後は、５極管特性領域にあり、その後３極管
特性（線型特性）領域に向かってオン状態を続けて行
き、Ｖ_＋＞Ｖ_ＤＳＢになるとターンオフする。これが、
オン／オフ動作の１サイクルである。一旦ターンオフす
ると、オフ状態を維持し、逆に、一旦ターンオンする
と、オン状態を維持するのは、負荷回路のインダクタン
スによる。負荷回路のインダクタンスは、電流が変化す
るときは、抵抗と等価な働きをする。電流が減少してい
るときは、インダクタンス等価抵抗の符号はマイナスと
なって、負荷側抵抗を減少させる。一方、電流が増加す
るときは、インダクタンス等価抵抗の符号がプラスとな
って、負荷側抵抗を増大させる。このために、主半導体
素子ＱＡが、一旦ターンオフすると、オフ状態を維持
し、ターンオンすると、オン状態を維持することにな
る。基準半導体素子ＱＢ側は、基準抵抗Ｒｒが負荷抵抗
Ｒよりｎ＝Ｎ１／Ｎ２倍大きいので、インダクタンス効
果は無視出来るほど小さい。このため、基準半導体素子
ＱＢ側は、純抵抗回路として動作すると考えて良い。

【００４４】なお、比較器ＣＭＰ１では、ダイオードＤ
１と抵抗Ｒ５でヒステリシスが形成されている。スイッ
チング回路８０３を構成する主半導体素子ＱＡがオフ状
態に遷移したとき、駆動回路１１１のシンクトランジス
タによりゲート電位は接地され、ダイオードＤ１のカソ
ード側電位は、Ｖ_ＳＡ−０．７Ｖ（ツェナーダイオード
ＺＤ１の順方向電圧）になるので、ダイオードＤ１が導
通する。この結果、抵抗Ｒ１→抵抗Ｒ５→ダイオードＤ
１の経路で電流が流れ、比較器ＣＭＰ１の“＋”入力端
子の信号レベルＶ_＋は、駆動回路１１１がオン制御して
いるときの上述の（８）式の値より大きくなる。従っ
て、オフ状態に遷移する直前より小さい、特定のドレイ
ン−ソース間電圧の差Ｖ_ＤＳＡ−Ｖ_ＤＳＢまで主半導体
素子ＱＡはオフ状態を維持するが、その後、更にＶ
_ＤＳＡが大きくなることにより、比較器ＣＭＰ１の
“＋”入力端子の信号レベルＶ_＋が、Ｖ_ＤＳＢより小さ
くなり、比較器ＣＭＰ１の出力は“Ｌ”レベルから
“Ｈ”レベルに変化する。従って、主半導体素子ＱＡは
再びオン状態に遷移させられることとなる。なお、ヒス
テリシス特性の付け方にはいろいろな方法があるが、こ
れはその一例である。

【００４５】主半導体素子ＱＡがオフ状態に遷移すると
きのドレイン−ソース間電圧Ｖ_ＤＳ _Ａをしきい値Ｖ
_{ＤＳＡｔｈ}とすると、次式が成立する。つまり、Ｖ_DSAth−Ｖ_DSB＝Ｒ２／Ｒ１×Ｖ_DSB ・・・・・（９）となる。（９）式は、過電流判定値を示し、３極管特性
領域（オーミック特性領域）及び５極管特性領域（ドレ
イン飽和領域）において成立する。

【００４６】次に、３極管特性領域における動作につい
て説明する。負荷回路や電力供給系が正常な状態で、ス
イッチング回路８０３を構成する主半導体素子ＱＡがオ
ン状態に遷移すると、主半導体素子ＱＡは連続的にオン
状態を維持することとなる。このため、真のゲート−ソ
ース間電圧Ｖ_ＴＧＳＡ、Ｖ_ＴＧＳＢがピンチオフ電圧に
達した後は、主半導体素子ＱＡ及び基準半導体素子ＱＢ
は、ともに３極管特性領域で動作する。本発明の半導体
装置においては、基準半導体素子ＱＢと主半導体素子Ｑ
Ａのチャネル幅Ｗの比を１：ｎとしてカレントミラー回
路を構成しているので、基準半導体素子ＱＢのオン抵抗
Ｒ_{ＤＳ（ＯＮ）Ｂ}は、主半導体素子ＱＡのオン抵抗Ｒ
_{ＤＳ（ＯＮ）Ａ}のｎ倍である（Ｒ_{ＤＳ（ＯＮ）Ｂ}＝ｎ・
Ｒ_ＤＳ（Ｏ _Ｎ）Ａ）。一方、基準半導体素子ＱＢのソー
ス電位と主半導体素子ＱＡのソース電位とが等しけれ
ば、基準半導体素子ＱＢのドレイン電流Ｉ_ＤＱＢは、主
半導体素子ＱＡのドレイン電流Ｉ_ＤＱＡの１／ｎ倍であ
る（Ｉ_ＤＱＢ＝（１／ｎ）・Ｉ _ＤＱＡ）。５Ａクラスの
半導体素子の代表的なオン抵抗Ｒ_{ＤＳ（ＯＮ）}を参考に
すれば、例えば、主半導体素子ＱＡのオン抵抗Ｒ
_{ＤＳ（ＯＮ）Ａ}を、ゲート−ソース間電圧Ｖ_ＧＳ＝１０
Ｖのとき、Ｒ_{ＤＳ（ＯＮ）Ａ}＝３０ｍΩであると仮定出
来る。ｎ＝Ｎ１／Ｎ２＝１０００とし、電源電圧ＶＢ＝
１２Ｖ、基準抵抗Ｒｒ＝２．４ｋΩとすれば、Ｖ_DSB＝Ｉ_DQB×（ｎ・Ｒ_DS(ON)A）＝５［ｍＡ］×３０［Ω］＝０．１５［Ｖ］・・・・・（１０）Ｖ_DSA＝Ｉ_DQA×３０［ｍΩ］・・・・・（１１）Ｖ_DSA−Ｖ_DSB＝３０［ｍΩ］×（Ｉ_DQA−５［Ａ］）・・・・・（１２）となる。

【００４７】又、負荷に異常が発生して、ドレイン電流
Ｉ_ＤＱＡが増加すると（１２）式の値が大きくなり、過
電流判定値を超えるとスイッチング回路８０３を構成す
る主半導体素子ＱＡをオフ状態に遷移させる。この場
合、ピンチオフ点を経由して、上記の５極管特性領域で
の動作状態を経て、オフ状態へ遷移する。そして、図６
に示したダイオードＤ１と抵抗Ｒ５とによるヒステリシ
スにより、一定時間経過後に、比較器ＣＭＰ１の“＋”
入力端子の信号レベルＶ_＋がＶ_ＤＳＢより小さくなり、
比較器ＣＭＰ１の出力は“Ｌ”レベルから“Ｈ”レベル
に変化して、主半導体素子ＱＡを再びオン状態に遷移さ
せることとなる。こうして、主半導体素子ＱＡはオン状
態及びオフ状態への遷移を繰り返して、最終的に、過熱
遮断回路１２０が動作し、過熱遮断に至る。なお、過熱
遮断に至る前に、負荷回路や電力供給系が正常に復帰す
れば（間欠的短絡故障の例）、主半導体素子ＱＡは連続
的にオン状態を維持するようになる。

【００４８】図９（ａ）は本発明の半導体装置（パワー
ＩＣ）のドレイン電流Ｉ_Ｄを、図９（ｂ）は、対応する
ドレイン−ソース間電圧Ｖ_ＤＳをそれぞれ示す。図中、
は過負荷の場合、は通常動作の場合である。過負荷
状態が発生している場合（図中）には、上述のように
主半導体素子ＱＡのオン／オフ制御を繰り返しを行っ
て、ドレイン電流Ｉ_Ｄを大きく変動させ、スイッチング
回路８０３を構成する主半導体素子ＱＡの周期的な発熱
作用によって、主半導体素子ＱＡの過熱遮断を速めてい
る。

【００４９】次に、以上の電流振動型遮断機能を有する
半導体装置の説明をふまえて、図面を参照して、本発明
の実施の形態としてのＣ接点にこの半導体装置を用いる
場合を説明する。以下の図面の記載において、同一又は
類似の部分には同一又は類似の符号を付している。

【００５０】（第１の実施の形態）Ｃ接点に用いる場合
の本発明の実施の形態に係る半導体装置は、図１に示す
ように、外部入力端子Ｔ_１に接続された第１の主電極端
子ＤＡ１、第１の外部出力端子Ｔ_３に接続された第２の
主電極端子ＳＡ１及び制御電極端子ＧＡ１とを有するｎ
チャネル型の第１スイッチング回路８０１と、外部入力
端子Ｔ_１に接続された第１の主電極端子ＤＡ２、第２の
外部出力端子Ｔ_３３に接続された第２の主電極端子ＳＡ
２及び制御電極端子ＧＡ２とを有するｎチャネル型の第
２スイッチング回路８０２とを有する。第１スイッチン
グ回路８０１は、図１１に示すように、第１の主電極端
子ＤＡ１に接続された第１の主電極、第２の主電極端子
ＳＡ１に接続された第２の主電極及び制御電極端子ＧＡ
１に接続された制御電極とを有するｎチャネル型の第１
の主半導体素子ＱＡ１と、過熱遮断回路１２０とから構
成されている。又、第２スイッチング回路８０２は、第
１の主電極端子ＤＡ２に接続された第１の主電極、第２
の主電極端子ＳＡ２に接続された第２の主電極及び制御
電極端子ＧＡ２に接続された制御電極とを有するｎチャ
ネル型の第２の主半導体素子ＱＡ２と、過熱遮断回路１
２０とから構成されている。

【００５１】本発明の実施の形態に係る半導体装置は、
更に、第１の主電極と、制御電極及び第２の主電極とを
有するｎチャネル型の基準半導体素子ＱＢを備えてい
る。この基準半導体素子ＱＢの第１の主電極は、第１ス
イッチング回路８０１の第１の主電極端子ＤＡ１及び第
２スイッチング回路８０２の第１の主電極端子ＤＡ２に
それぞれ接続されている。この結果、基準半導体素子Ｑ
Ｂの第１の主電極は、第１の主半導体素子ＱＡ１及び第
２の主半導体素子ＱＡ２の第１の主電極にそれぞれ接続
されている。そして、本発明の実施の形態に係る半導体
装置は、更に、第１スイッチング回路８０１及び第２ス
イッチング回路８０２の第２の主電極端子ＳＡ１，ＳＡ
２にそれぞれアノードを接続した第１の分離ダイオード
Ｄ３３及び第２の分離ダイオードＤ３４と、第１の分離
ダイオードＤ３３及び第２の分離ダイオードＤ３４のカ
ソードに第１の入力端子を接続し、基準半導体素子ＱＢ
の第２の主電極に第２の入力端子を接続した比較器ＣＭ
Ｐ１と、第１スイッチング回路８０１及び第２スイッチ
ング回路８０２の制御電極端子ＧＡ１，ＧＡ２にそれぞ
れ接続された第１のマルチプレクサＭＵＸ１及び第２の
マルチプレクサＭＵＸ２と、比較器ＣＭＰ１の出力に応
じて、第１のマルチプレクサＭＵＸ１、第２のマルチプ
レクサＭＵＸ２及び基準半導体素子ＱＢの制御電極にそ
れぞれ制御電圧を供給する制御電圧供給手段１１１とか
ら少なくとも構成されている。

【００５２】第１のマルチプレクサＭＵＸ１及び第２の
マルチプレクサＭＵＸ２のそれぞれの入力をインバータ
Ｉで逆相とすることにより、第１スイッチング回路８０
１及び第２スイッチング回路８０２のいずれか一方が導
通するＣ接点対応の動作が可能となる。第１の外部出力
端子Ｔ_３及び第２の外部出力端子Ｔ_３３にそれぞれ接続
される第１の負荷１０２及び第２の負荷１０３に流れる
異常電流を検知して、異常電流発生時には第１スイッチ
ング回路８０１及び第２スイッチング回路８０２のいず
れか一方をオン／オフ制御して電流振動を生成し、この
電流振動により、外部入力端子Ｔ_１と第１の外部出力端
子Ｔ_３及び第２の外部出力端子Ｔ_３３の間のいずれか一
方の導通状態を選択的に遮断する。

【００５３】本発明のＣ接点に用いる半導体装置は、図
１に示すように、第１スイッチング回路８０１及び第２
スイッチング回路８０２と、この第１スイッチング回路
８０１及び第２スイッチング回路８０２のそれぞれの制
御回路とを同一基板上に集積化した半導体集積回路（パ
ワーＩＣ）である。制御回路は、第１スイッチング回路
８０１及び第２スイッチング回路８０２のいずれか一方
の異常電流を検知して、異常電流発生時には、少なくと
も一方の第１スイッチング回路８０１及び第２スイッチ
ング回路８０２とをオン／オフ制御して電流振動を生成
し、この電流振動により、第１スイッチング回路８０１
及び／又は第２スイッチング回路８０２とを遮断する。

【００５４】この半導体集積回路基板としては、セラミ
ック、ガラスエポキシ等の絶縁性基板や絶縁金属基板等
が使用可能である。更に、このような、ハイブリッドＩ
Ｃ以外にも、同一半導体基板（同一チップ）上にモノリ
シックに集積化したパワーＩＣの構造も可能である。モ
ノリシックに集積化したパワーＩＣの構造が、小型化の
点ではより好ましい。

【００５５】第１スイッチング回路８０１及び第２スイ
ッチング回路８０２を構成する第１の主半導体素子ＱＡ
１及び第２の主半導体素子ＱＡ２としては、例えば、Ｄ
ＭＯＳ構造、ＶＭＯＳ構造、或いはＵＭＯＳ構造のパワ
ーＭＯＳトランジスタやこれらと類似な構造のＭＯＳＳ
ＩＴが使用可能である。又、ＥＳＴ、ＭＣＴ等のＭＯＳ
複合型デバイスやＩＧＢＴ等の他の絶縁ゲート型パワー
デバイスが使用可能である。更に、常にゲートを逆バイ
アスで使うのであれば、接合型ＭＯＳトランジスタ、接
合型ＳＩＴやＳＩサイリスタ等も使用可能である。この
パワーＩＣに用いる第１スイッチング回路８０１及び第
２スイッチング回路８０２はｎチャネル型でもｐチャネ
ル型でもかまわない。即ち、本発明の半導体装置は、ｎ
チャネル型及びｐチャネル型の両方が存在するが、本発
明の実施の形態においては、ｎチャネル型について説明
する。

【００５６】通常、このパワーＩＣは、出力電圧ＶＢを
供給する電源１０１に外部入力端子Ｔ_１を接続し、更に
第１の負荷１０２に外部出力端子Ｔ_３、第２の負荷１０
３に外部出力端子Ｔ_３３を接続し、２系統の負荷（より
一般的には複数系統の負荷）で動作する。図１１に示す
第１スイッチング回路８０１及び第２スイッチング回路
８０２を構成する第１の主半導体素子ＱＡ１及び第２の
主半導体素子ＱＡ２は、それぞれ、例えば、複数個のユ
ニットセル（単位セル）が並列接続されたマルチ・チャ
ネル構造のパワーデバイスを採用すれば良い。そして、
この第１スイッチング回路８０１及び第２スイッチング
回路８０２を構成する第１及び第２の主半導体素子ＱＡ
１，ＱＡ２に並列接続されるように、基準半導体素子Ｑ
Ｂが、第１及び第２の主半導体素子ＱＡ１，ＱＡ２に隣
接する位置に配置されている。

【００５７】基準半導体素子ＱＢが、主半導体素子ＱＡ
１，ＱＡ２と同一プロセスで、隣接位置に配置されてい
るので、温度ドリフトやロット間の不均一性の影響によ
る互いの電気的特性のバラツキを除去（削減）できる。
基準半導体素子ＱＢの電流容量が主ＭＯＳトランジスタ
の電流容量よりも小さくなるように、基準半導体素子Ｑ
Ｂを構成する並列接続のユニットセル数を調整してい
る。例えば、基準半導体素子ＱＢのユニットセル数１に
対して、主半導体素子ＱＡ１，ＱＡ２のユニットセル数
を１０００となるように構成することにより、基準半導
体素子ＱＢと第１及び第２の主半導体素子ＱＡ１，ＱＡ
２のチャネル幅Ｗの比を１：１０００としている。又、
温度センサ１２１は、基準半導体素子ＱＢ及び第１及び
第２の主半導体素子ＱＡ１，ＱＡ２の上部に形成された
層間絶縁膜の上部に堆積されたポリシリコン薄膜等で構
成した複数個のダイオードが直列接続により構成され、
温度センサ１２１をパワーデバイスＱＭのチャネル領域
の近傍の位置に集積化している。

【００５８】図１において、ツェナーダイオードＺＤ１
は第１スイッチング回路８０１及び第２スイッチング回
路８０２のゲート端子ＧＡ１，ＧＡ２とソース端子ＳＡ
１，ＳＡ２間を１２Ｖに保って、主半導体素子ＱＡ１，
ＱＡ２の真のゲートＴＧに過電圧が印加されようとした
場合にこれをバイパスさせる機能を有する。

【００５９】更に半導体チップ１１０の外部には、外部
端子Ｔ_１７に接続された基準抵抗Ｒｒ１が設けられてい
る。基準抵抗Ｒｒ１の抵抗値は、基準半導体素子ＱＢと
第１及び第２の主半導体素子ＱＡ１，ＱＡ２のチャネル
幅Ｗの比を考慮して、選定すれば良い。例えば、上述し
たように、基準半導体素子ＱＢと主半導体素子ＱＡ１，
ＱＡ２のチャネル幅Ｗの比を１：１０００とした場合
は、第１及び第２の負荷１０２／１０３の抵抗値の１／
１０００の値となるように設定すれば良い。

【００６０】一方、外部制御電極端子Ｔ_２には、スイッ
チＳＷ１及び抵抗Ｒ１０が接続されている。そして、本
発明の実施の形態に係る半導体装置は、ユーザ等がスイ
ッチＳＷ１をオンさせることにより機能する。電源１０
１の出力電圧ＶＢは、例えば１２Ｖで、チャージポンプ
の出力電圧ＶＰは、例えばＶＢ＋１０Ｖである。

【００６１】第１及び第２の主半導体素子ＱＡ１，ＱＡ
２の第１主電極（ドレイン電極）と基準半導体素子ＱＢ
の第１主電極（ドレイン電極）は、すべて外部入力端子
Ｔ_１に接続され、共通電位に維持されている。第１スイ
ッチング回路８０１及び第２スイッチング回路８０２の
第２の主電極端子ＳＡ１，ＳＡ２にそれぞれアノードを
接続した第１の分離ダイオードＤ３３及び第２の分離ダ
イオードＤ３４が接続され、第１の分離ダイオードＤ３
３及び第２の分離ダイオードＤ３４のカソードに、抵抗
Ｒ１と抵抗Ｒ２との直列回路が接続されている。即ち、
第１の分離ダイオードＤ３３及び第２の分離ダイオード
Ｄ３４で互いに分離されて、第１スイッチング回路８０
１及び第２スイッチング回路８０２の第２の主電極端子
に抵抗Ｒ１と抵抗Ｒ２との直列回路が接続されている。
この結果、第１及び第２の主半導体素子ＱＡ１，ＱＡ２
の第１主電極（ドレイン電極）と第２主電極（ソース電
極）間には抵抗Ｒ１と抵抗Ｒ２との直列回路が接続され
ている。図１に示す比較器ＣＭＰ１の“＋”入力端子に
は、第１スイッチング回路８０１及び第２スイッチング
回路８０２の主電極端子間電圧（即ち、第１及び第２の
主半導体素子ＱＡ１，ＱＡ２の、それぞれのドレインＤ
−ソースＳ間電圧）Ｖ_ＤＳを抵抗Ｒ１と抵抗Ｒ２とで分
圧した電圧が抵抗Ｒ５を介して供給されている。又、比
較器ＣＭＰ１の“−”入力端子には、ＭＯＳトランジス
タ（基準半導体素子）ＱＢのソース電圧ＶＳが供給され
ている。つまり、“＋”入力端子の信号レベルＶ_＋＞
“−”入力端子の信号レベルＶ₋のとき、比較器ＣＭＰ
１の出力は“Ｈ”レベルとなり、駆動回路１１１は、ゲ
ート電極に電圧を供給する。逆の場合は、比較器ＣＭＰ
１の出力は“Ｌ”レベルとなり、駆動回路１１１は、ス
イッチング回路８０１又は８０２のゲート駆動をオフす
る。ＭＯＳトランジスタ（基準半導体素子）ＱＢのドレ
イン−ソース間電圧Ｖ_ＤＳＢは比較器ＣＭＰ１に直接入
力され、第１及び第２の主半導体素子ＱＡ１，ＱＡ２の
ドレイン−ソース間電圧Ｖ_ＤＳＡを、Ｒ１と抵抗Ｒ２で
分圧した値が比較器ＣＭＰ１に入力される。即ち、可変
抵抗ＲＶについて考慮に入れないものとすれば、（８）
式で与えられるＶ_＋が比較器ＣＭＰ１の“＋”入力端子
に入力されることになる。第１スイッチング回路８０１
及び第２スイッチング回路８０２がオン状態に遷移した
直後は、（８）式により比較器ＣＭＰ１の“＋”入力端
子の電位Ｖ_＋が決定されるので、ＭＯＳトランジスタＱ
Ｂのドレイン−ソース間電圧Ｖ_ＤＳＢ＞Ｖ_＋である。し
かし、第１スイッチング回路８０１及び第２スイッチン
グ回路８０２を構成している第１又は第２の主半導体素
子ＱＡ１，ＱＡ２のドレイン電流Ｉ_ＤＱＡが増加するに
つれて（８）式により与えられるＶ_＋は増加し、ついに
はＭＯＳトランジスタＱＢのドレイン−ソース間電圧Ｖ
_ＤＳＢより大きくなり、この時、比較器ＣＭＰ１の出力
は“Ｈ”レベルから“Ｌ”レベルに変化して、いずれか
一方の第１スイッチング回路８０１及び第２スイッチン
グ回路８０２をオフ状態に遷移させる。そして、図１に
示したダイオードＤ１と抵抗Ｒ５とによるヒステリシス
特性により、一定時間経過後に、比較器ＣＭＰ１の
“＋”入力端子の電位Ｖ_＋が低下するので、比較器ＣＭ
Ｐ１の出力は“Ｌ”レベルから“Ｈ”レベルに変化し
て、第１又は第２の主半導体素子ＱＡ１，ＱＡ２を再び
オン状態に遷移させることとなる。こうして、第１スイ
ッチング回路８０１及び第２スイッチング回路８０２は
オン状態及びオフ状態への遷移を繰り返して、最終的に
いずれか一方の第１スイッチング回路８０１及び第２ス
イッチング回路８０２が過熱遮断に至る。

【００６２】（実施の形態の変形例）上記の実施の形態
による開示の一部を成す論述及び図面はこの発明を限定
するものであると理解すべきではない。この開示から当
業者には様々な代替実施の形態、実施例及び運用技術が
明らかとなろう。

【００６３】例えば、図５に示すように、第２の基準抵
抗Ｒｒ２に接続される第２の基準半導体素子ＱＣを付加
し、過小電流測定、ランプ断線検出、オープン検出が可
能な、より高機能な半導体装置とすることが可能であ
る。又、半導体チップ１１０内に、過電流検出部３０１
以外に、電流イネイブル（Enable）部３０２，突入電流
マスク回路３０３，オン／オフ回数積算回路（回数制御
手段）３０４、遮断ラッチ回路３０６等を加え、更に機
能を高めることが可能である。

【００６４】又、図１及び図５では、負荷が２つの場合
を示したが、２以上の負荷の場合もマルチプレクサの数
を対応して増やせば同様に処理出来る。

【００６５】以下に本発明の変形例について述べる。

【００６６】＜第１変形例＞例えば上記の実施の形態に
おいて、図２に示すようなオン／オフ回数積算回路３０
４を図１のノードＮ５２，Ｎ５３及び図１１のノードＮ
５１に接続して、不完全短絡の場合の第１スイッチング
回路８０１及び第２スイッチング回路８０２の遮断を速
めることが出来る。即ち、第１スイッチング回路８０１
及び第２スイッチング回路８０２を構成する第１及び第
２の主半導体素子ＱＡ１，ＱＡ２のオン／オフ制御回数
が所定回数に達したときに、オン／オフ回数積算回路
（回数制御手段）３０４により第１及び第２の主半導体
素子ＱＡ１，ＱＡ２をオフ制御させる動作が可能とな
る。

【００６７】図２に示すように、このオン／オフ回数積
算回路３０４は、図１のノードＮ５３に接続された抵抗
Ｒ１３１，Ｒ１３２、図１のノードＮ５２に接続された
コンデンサＣ１３１、図１１のノードＮ５１に接続され
たダイオードＤ１３２、ＭＯＳトランジスタＱ１３１、
逆流阻止用ダイオードＤ１３１及び抵抗Ｒ１３３を備え
ている。

【００６８】過電流制御に入り、第１及び第２の主半導
体素子ＱＡ１，ＱＡ２のゲート電位が周期的に“Ｈ”レ
ベルになる度にコンデンサＣ１３１は抵抗Ｒ１３２及び
逆流阻止用ダイオードＤ１３１を介して充電される。Ｍ
ＯＳトランジスタＱ１３１のゲート電位は最初はしきい
値以下なのでオフ状態にあるが、コンデンサＣ１３１の
充電に伴ってゲート電位が上昇するとＭＯＳトランジス
タＱ１３１はオン状態に遷移する。ＭＯＳトランジスタ
Ｑ１３１がオン状態に遷移すると、図１１に示した温度
センサ１２１のアノード側のノードＮ５１が引き下げら
れるので、高温状態と同じ条件となって過熱遮断用ＭＯ
ＳトランジスタＱＳがオン状態に遷移して、第１及び第
２の主半導体素子ＱＡ１，ＱＡ２を遮断する。

【００６９】＜第２変形例＞又、図１のノードＮ５３，
Ｎ６２に図３に示す過熱遮断促進回路１０６を接続し
て、第１スイッチング回路８０１及び第２スイッチング
回路８０２を構成する第１及び第２の主半導体素子ＱＡ
１，ＱＡ２の遮断を速めるようにしても良い。即ち、過
不完全短絡の場合には、第１及び第２の主半導体素子Ｑ
Ａ１，ＱＡ２のオン／オフ制御を繰り返し行って、第１
及び第２の主半導体素子ＱＡ１，ＱＡ２の周期的な発熱
作用によって過熱遮断を機能させた場合には、過熱遮断
までの時間が相対的に長くなることが考えられる。この
ような場合は過熱遮断促進回路（過熱遮断促進手段）１
０６によって第１及び第２の主半導体素子ＱＡ１，ＱＡ
２の遮断を速めるようにすれば良い。

【００７０】図３に示すように過熱遮断促進回路１０６
は、ＭＯＳトランジスタＱ２２１、ダイオードＤ２２
１、抵抗Ｒ２２１〜Ｒ２２３及びコンデンサＣ２２１を
備えて構成されている。過電流制御に入り、第１及び第
２の主半導体素子ＱＡ１，ＱＡ２のゲート電位が周期的
に“Ｈ”レベルになる度にコンデンサＣ２２１は抵抗Ｒ
２２２及び逆流阻止用ダイオードＤ２２１を介して充電
される。ＭＯＳトランジスタＱ２２１のゲート電位は最
初はしきい値以下なのでオフ状態にあるが、コンデンサ
Ｃ２２１の充電に伴ってゲート電位が上昇するとＭＯＳ
トランジスタＱ２２１はオン状態に遷移する。抵抗Ｒ２
２１を介してノードＮ６２に位置する端子ＴＧ（第１及
び第２の主半導体素子ＱＡ１，ＱＡ２の真のゲート）か
ら接地電位（ＧＮＤ）に電流が流れ、端子ＴＧ（ノード
Ｎ６２）に蓄積される電荷量が減少する。このため、同
じドレイン電流Ｉ_Ｄに対してもドレイン−ソース間電圧
Ｖ_Ｄ _ＳＡが大きくなり、第１及び第２の主半導体素子Ｑ
Ａ１，ＱＡ２の電力消費が増大して過熱遮断が早まるこ
ととなる。なお、抵抗Ｒ２２１が小さいほど過熱遮断は
早まる。又、抵抗Ｒ２２３はコンデンサＣ２２１の放電
抵抗であり、Ｒ２２２≪Ｒ２２３となるように設定する
のが望ましい。

【００７１】＜第３変形例＞図４に示す突入電流マスク
回路３０３をノードＮ５２，５３，７１に接続しても良
い。この突入電流マスク回路３０３は、ノードＮ７１に
接続されたＭＯＳトランジスタＱ３１１，Ｑ３１２、ノ
ードＮ５３に接続されたダイオードＤ３１１、ノードＮ
５２に接続された抵抗Ｒ３１３、コンデンサＣ３１１及
び抵抗Ｒ３１１、Ｒ３１２を備えて構成されている。こ
の突入電流マスク回路３０３において、第１スイッチン
グ回路８０１及び第２スイッチング回路８０２がオン状
態に遷移すると、ゲート−ソース間電圧Ｖ_ＧＳＡがダイ
オードＤ３１１及び抵抗Ｒ３１２を介してＭＯＳトラン
ジスタＱ３１２のゲートに供給され、又同じくゲート−
ソース間電圧Ｖ_ＧＳＡがダイオードＤ３１１及び抵抗Ｒ
３１１を介してＭＯＳトランジスタＱ３１１のゲートに
供給される。ＭＯＳトランジスタＱ３１２のゲートはコ
ンデンサＣ３１１を介して第１及び第２の主半導体素子
ＱＡ１，ＱＡ２のソース（ノードＮ５２）に接続されて
おり、第１及び第２の主半導体素子ＱＡ１，ＱＡ２がオ
ン状態に遷移した直後はコンデンサＣ３１１が未充電で
あるため、ＭＯＳトランジスタＱ３１２のゲート電位が
十分に上がらずＭＯＳトランジスタＱ３１２はオン状態
に遷移出来ない。又、ＭＯＳトランジスタＱ３１１はＭ
ＯＳトランジスタＱ３１２がオフ状態にある間はオン状
態にあり、比較器ＣＭＰ１の＋端子（ノードＮ７１）に
供給される分圧点を第１スイッチング回路８０１及び第
２スイッチング回路８０２の第２の主電極端子ＳＡ１，
ＳＡ２（ノードＮ５２）に結合させる。そのため、比較
器ＣＭＰ１の出力は“Ｈ”レベルに保たれて、大きな突
入電流が流れても第１及び第２の主半導体素子ＱＡ１，
ＱＡ２はオフ状態に遷移しないことになる。

【００７２】時間の経過により、コンデンサＣ３１１は
抵抗Ｒ３１２を介して充電されて行き、ついにはＭＯＳ
トランジスタＱ３１２がオン状態に遷移する。これに伴
ってＭＯＳトランジスタＱ３１１がオフ状態に遷移した
上記マスク状態が終了して、過電流検出制御が機能する
こととなる。なお抵抗Ｒ３１３は第１及び第２の主半導
体素子ＱＡ１，ＱＡ２がオフ状態に遷移した後、コンデ
ンサＣ３１１をリセットするための放電抵抗である。Ｒ
３１２≪Ｒ３１３となるように設定してマスク時間に影
響しないようにするのが望ましい。又、マスク時間はＲ
３１２×Ｃ３１１の時定数で決定されるので、１チップ
化する場合には外付けのコンデンサＣ３１１の容量値を
任意に変更することにより、マスク時間の調整が可能と
なる。

【００７３】本発明の実施の形態に係る半導体装置の負
荷１０２をオンさせると、安定状態の数倍から数十倍の
突入電流が流れる。その突入電流が流れる期間は負荷１
０２の種類や容量（大きさ）によって異なり、だいたい
３msecから２０msecである。この突入電流が流れる期間
に、実施の形態で説明したような過電流制御が行われる
と、負荷１０２が定常状態に至るまでに時間を要してし
まい、ライトの点灯が遅れるなどの負荷自身の応答が悪
くなる場合がある。図４に示す突入電流マスク回路３０
３を図１の構成に付加することによってこのような問題
を解消することが出来る。

【００７４】このように、本発明はここでは記載してい
ない様々な実施の形態等を含むことは勿論である。従っ
て、本発明の技術的範囲は上記の説明から妥当な特許請
求の範囲に係る発明特定事項によってのみ定められるも
のである。

【００７５】

【発明の効果】本発明の電源供給制御装置によれば、Ｃ
接点に用いる場合においても、従来のシャント抵抗を不
要として、完全短絡による過電流のみならず、ある程度
の短絡抵抗を持つ不完全短絡などのレアショートが発生
した場合の異常電流をも簡単、且つ正確に検出出来る。

【００７６】更に、本発明の半導体装置によれば、従来
のシャント抵抗を不要として装置の熱損失を抑え、又、
完全短絡による過電流のみならず、ある程度の短絡抵抗
を持つ不完全短絡などのレアショートが発生した場合の
異常電流をも簡単、且つ正確に検出出来る。

【００７７】又、マイコンが不要であるため、特に、主
半導体素子となる半導体スイッチの制御回路部を同一半
導体基板上にモノリシックに集積化した場合は、チップ
面積を縮小出来るとともに、Ｃ接点対応の装置のコスト
を大幅に削減することが出来る。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る電流振動型遮断機能
を有する半導体装置の回路構成図である。

【図２】本発明の変形例１に係る電流振動型遮断機能を
有する半導体装置に用いるオン／オフ回数積算回路の回
路構成図である。

【図３】本発明の変形例２に係る電流振動型遮断機能を
有する半導体装置に用いる過熱遮断促進回路の回路構成
図である。

【図４】本発明の変形例３に係る電流振動型遮断機能を
有する半導体装置に用いる突入電流マスク回路の回路構
成図である。

【図５】本発明の他の電流振動型遮断機能を有する電源
供給制御装置の回路構成図である（その１）。

【図６】本発明の基礎となる単線の場合に用いる電流振
動型遮断機能を有する電源供給制御装置の回路構成図で
ある。

【図７】本発明の実施の形態に係る半導体装置が利用す
る原理を説明する説明図であり、オフ状態からオン状態
への遷移時のドレイン−ソース間電圧の立ち下がり特性
の説明図である。

【図８】本発明の実施の形態に係る半導体装置の主半導
体素子に着目した概念的等価回路図である。

【図９】図９（ａ）は、本発明の実施の形態に係る半導
体装置における、主半導体素子のドレイン電流の過渡応
答特性を、図９（ｂ）は、対応するドレイン−ソース間
電圧の過渡応答特性を示す説明図である。

【図１０】従来の半導体スイッチの回路構成図である。

【図１１】本発明のスイッチング回路の回路構成図であ
る。

【符号の説明】

１０１電源１０２、１０３負荷１０６過熱遮断促進回路（過熱遮断促進手段）１１０半導体チップ１１１駆動回路（制御手段）３０１過電流検出部３０２電流Enable部３０３突入電流マスク回路（禁止手段）３０４オン／オフ回数積算回路（回数制御手段９３０５チャージポンプ部３０６遮断ラッチ回路８０１第１スイッチング回路８０２第２スイッチング回路８０３スイッチング回路Ｃ１３１，Ｃ２２１，Ｃ３１１コンデンサＣＭＰ１，ＣＭＰ４１１比較器Ｄ１，Ｄ１３１，Ｄ１３２，Ｄ２２１，Ｄ３１１ダイ
オードＤ３３，Ｄ３４分離ダイオードＱＡ１第１の主半導体素子ＱＡ２第２の主半導体素子ＱＦ温度センサ内蔵トランジスタＱＢＭＯＳトランジスタ（基準半導体素子）ＱＣＭＯＳトランジスタ（第２の基準半導体素子）Ｑ１３１，Ｑ２２１，Ｑ３１１，Ｑ３１２ＭＯＳトラ
ンジスタＲＧ内部抵抗Ｒ１，Ｒ２，Ｒ５，Ｒ１３１〜Ｒ１３３，Ｒ２２１〜Ｒ
２２３，Ｒ３１１〜Ｒ３１３，Ｒ３３１，Ｒ４１２，Ｒ
４１３抵抗Ｒｒ１基準抵抗（第１の基準抵抗）Ｒｒ２第２の基準抵抗Ｔ_１，Ｔ_２，Ｔ_３，Ｔ_１１〜Ｔ_１８入出力端子ＺＤ１ツェナーダイオード

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０２Ｈ 7/20 Ｈ０３Ｋ 17/687 ＡＨ０３Ｋ 17/687

Claims

【特許請求の範囲】

【請求項１】第１、第２の主電極端子及び制御電極端
子とを有する第１スイッチング回路と、第１、第２の主電極端子及び制御電極端子とを有する第
２スイッチング回路と、前記第１及び第２スイッチング回路の第１の主電極端子
にそれぞれ接続した第１の主電極と、制御電極及び第２
の主電極とを有する基準半導体素子と、前記第１及び第２スイッチング回路の第２の主電極端子
にそれぞれアノードを接続した第１及び第２の分離ダイ
オードと、前記第１及び第２の分離ダイオードのカソードに第１の
入力端子を接続し、前記基準半導体素子の第２の主電極
に第２の入力端子を接続した比較器と、前記第１及び第２スイッチング回路の制御電極端子にそ
れぞれ接続した第１及び第２のマルチプレクサと、前記比較器の出力に応じて、前記第１及び第２のマルチ
プレクサ及び前記基準半導体素子の制御電極にそれぞれ
制御電圧を供給する制御電圧供給手段とから少なくとも
なり、前記第１及び第２スイッチング回路に流れる異常
電流を検知して、異常電流発生時には前記第１及び第２
スイッチング回路のいずれか一方をオン／オフ制御して
電流振動を生成し、この電流振動により、前記第１及び
第２スイッチング回路のいずれか一方の導通状態を選択
的に遮断することを特徴とする電源供給制御装置。
【請求項２】前記第１及び第２スイッチング回路の第
２の主電極端子のそれぞれに接続した第１及び第２の負
荷、前記基準半導体素子の第２の主電極に接続した基準
抵抗を更に具備することを特徴とする請求項１記載の電
源供給制御装置。
【請求項３】外部入力端子に接続した第１の主電極端
子、第１の外部出力端子に接続した第２の主電極端子及
び制御電極端子とを有する第１スイッチング回路と、前記外部入力端子に接続した第１の主電極端子、第２の
外部出力端子に接続した第２の主電極端子及び制御電極
端子とを有する第２スイッチング回路と、前記第１及び第２スイッチング回路の第１の主電極端子
にそれぞれ接続した第１の主電極と、制御電極及び第２
の主電極とを有する基準半導体素子と、前記第１及び第２スイッチング回路の第２の主電極端子
にそれぞれアノードを接続した第１及び第２の分離ダイ
オードと、前記第１及び第２の分離ダイオードのカソードに第１の
入力端子を接続し、前記基準半導体素子の第２の主電極
に第２の入力端子を接続した比較器と、前記第１及び第２スイッチング回路の制御電極端子にそ
れぞれ接続した第１及び第２のマルチプレクサと、前記比較器の出力に応じて、前記第１及び第２のマルチ
プレクサ及び前記基準半導体素子の制御電極にそれぞれ
制御電圧を供給する制御電圧供給手段とから少なくとも
なり、前記第１及び第２の外部出力端子にそれぞれ接続
される第１及び第２の負荷に流れる異常電流を検知し
て、異常電流発生時には前記第１及び第２スイッチング
回路のいずれか一方をオン／オフ制御して電流振動を生
成し、この電流振動により、前記外部入力端子と前記第
１及び第２の外部出力端子間のいずれか一方の導通状態
を選択的に遮断することを特徴とする半導体装置。
【請求項４】前記第１及び第２スイッチング回路、前記
基準半導体素子、前記第１及び第２の分離ダイオード、
前記比較器、前記第１及び第２のマルチプレクサ及び前
記制御電圧供給手段が同一半導体基板上に集積化されて
いることを特徴とする請求項３記載の半導体装置。