JPS593524A - リセツト動作制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ０発明の技術分野 本発明はプログラムに従って処理を行なうシステムにお
けるリセット動作制御方式に関する。

Ｏ技術の背景 一般に、処理装置（以下ＣＰＵと称す）を用いたプログ
ラム制御方式のシステムにおいては、プログラム・リス
タートのためのリセット信号が用いられる。

０従来技術と問題点 このリセット信号は、通常第１図に示すようにキーリセ
ット信号作成回路１．電源回路２等の複数の信号発生手
段より発生される。

キーリセット信号作成回路１は、リセットキー３等によ
る操作者の指示によってキーリセット信号を出力する。

まな、電源回路２は、システムの電源投入時のプログラ
ム・リスタート用のリセット信号を出力する。

従来においては、これらのリセット信号をＯＲゲート４
によって装置リセット信号としていた。

つまり、これらのリセット信号の内、どちらのリセット
信号によってもＣＰＵはプログラムのりスタート動作を
行なうよう構成されていた。

しかしながら、システムによっては電源投入時のりスタ
ート動作とキーリセット時の動作とを認識して、それぞ
れの場合に応じた処理を行ないたい場合がある。

この様な場合として、例えば揮発性メモリ（以下ＲＡＭ
と称する）にプログラムをロードする処３１が該当する
。このプログラムは、システムが実行すべき目的プログ
ラムであって、システムの稼動開始時、即ち電源投入時
にのみ行なえば良い処理である。

従来では、ＣＰＵによりＲＡＭの内容をチェックして、
その内容が破壊されていた場合に、電源投入時のリセッ
ト動作としてＲＡＭへのプログラムロードを行なってい
た。ここでＲＡＭの内容チェックは、ＲＡＭのデータに
特定のデータ形式環を予め設定しておき、この設定条件
が満たされない時にデータ破壊と判断するものである。

しかしながら、この方法ではＲＡＭの内容が破壊された
か否かの認識のためにＣＰＵ（Ｄ％別の処理（データ形
式設定、データチェックエリア設定等）が必要となる。

のみならずデータの破壊を完全に認識する事は困難であ
る欠点を有する。即ち電源投入によるＲＡＭのデータ状
態はランダムであり、上記データチェ、り条件を満たす
場合が生じることも当然生じるからである。

０発明の目的 本発明の目的は上述した従来の欠点を取除くべく、リセ
ット信号が出力された時のシスデム状態を正しく判別で
き、ひいてはリセット動作の迅速化を計ることが可能と
なるリセット動作制御方式を提供するにある。

０発明の構成 上記目的を達成するため本発明のリセット動作制御方式
は、リセット信号を、出力した信号発生手段を識別する
識別回路を設け、リセット信号発生時、プログラム制御
装置は識別回路の識別結果に応じて実行すべき処理を選
択することを特徴とするものである。

Ｏ発明の実施例 第２図、第３図は本発明の一実施例を示す図、第４図は
実施例動作を説明するフローチャートである。第２図に
おいて第１図と同一部分には同一符号を付しておる。図
中、５はラッチ回路、６はバスドライバである。また第
３図中、７はＣＰＵ。

８は不揮発性メモリＲＯＭ、９は揮発性メモリＲＡＭ、
１０は入出力装置、１１け回線制御部。

１２は回線である。

第２図に示すように、リセットキー３の操作によるキー
リセット信号、及び電源回路２からの電源オン・リセッ
ト信号は、ゲート４によって第１図と同様に装置リセッ
ト信号として出方される。

本実施例では、ラッチ回路゛５を設け、装置リセット信
号が上記リセット信号のうちのどちらの信号であるか識
別するものである。即ち、キー・リセット信号をラッチ
回路５の入力端子Ｓに、電源オン・リセット信号をラッ
チ回路５０入力端子Ｒに接続する。これによって、キー
・リセット信号がレベル″１″として出力されると、ラ
ッチ回路５の出力ＶＥもレベル”１″とがる。逆に電源
オン・リセット信号がレベル１１″として出力されると
ラッチ回路５の出力ＭＥはｌ／ベル″０″となる。

従って、ラッチ回路５の出力ＶＥのレベルを調べること
により、リセット信号を出力した回路の識別、つまりリ
セット信号の識別を行なうことができる。この識別信号
ＶＥはバスドライバ６を介して第３図に示す共通バス中
のデータ・パスを介してＣＰＵへ接続されている。

以下第４図を基に、第３図に示すシステムのリセット動
作を説明する。

リセットキー３、もしくは電源回路２から出力されたリ
セット信号は、ゲート４を介してＣＰＵ７へ出力される
（図示せず〕。ゲート４からの装置リセット信号によっ
てＣＰＵ７．入出力装置１０゜回線制御部１１等におけ
る内部レジスタ、フリップ７０ツブ等が初期状態にされ
る。従って、ゲート４からの装置リセット信号は、リセ
ットすべきレジスタ等を有する各装置１０．１１へ直接
出力される場合もある。

さらにＣＰＵ７は、システムの共通パスに接続される各
装置８〜１１０機能チェックを行なう。

このような各装置の初期化及び機能チェックはＣＰＵ７
が不揮発性メモリ（以下ＲＯＭと称する）８に格納され
るプログラムに従って実行される。

即ちＲＯＭｇ内には、システムの稼動、再始動に必要な
最小限のプログラムが格納されている。

装置リセット、チェックが終了後、ＣＰＵ７はＲＯＭ８
内のプログラムに従って、リセット信号の識別結果を読
出す。つまり、ＣＰＵ７からアドレスバスを介して出力
される所定のアドレスＡＤＤにより、パスドライバ６が
出力可能とされる。これにより第２図に示したラッチ回
路５の識別出力ＶＥがデータバス上に出力される。この
パスドライバ６の出力データを読取ることにより、リセ
ット信号の識別が可能とがる。上述した例に従えば、識
別信号ＶＥがレベル″’ｌ”ｆｉらはリセット・キー３
からのキーリセット信号である。

もし、識別信号ＶＥがレベル″０″であった場−合、Ｃ
ＰＵ７は電源回路２からの電源オン・リセット信号と判
断し、ＲＡＭ９へのプログラム・ローディング処理を行
なう。即ち、ＣＰＵ７は回線制御部１１及び回線１２を
介してセンター（図示せず）へプログラム・ローディン
グ要求を出力する。この要求によって、センターより送
られてくるプログラム’ｉｉＲＡＭ９の所定領域へ格納
する。

コノプロクラムは所甜目的プログラムでアリ、システム
が実行すべき処理を指示するものである。

このローディングが終了すると、以後システムは通常の
処理を行うことになる。

また、識別信号ＶＥがレベル゛′１′（キーリセット信
号の場合）であれば、ＣＰＵ７はプログラム・ローディ
ング処理を省いて通常処理に移る。

つｌ）、ＲＡＭ９へのプログラム・ローディングは既に
行なわれているものであり、ＲＡＭ９のプログラムはそ
のｉ！ま使用できる為である。

このＲＡＭ９へのプログラム・ローディングは、システ
ムによっては数分に及ぶ処理であり、システム稼動率・
処理能率の大きな妨げとなる。従って、ローディング処
理は、システム稼動開始時の他はできるだけ避けるべき
である。

Ｏ発明の効果 以上詳述したように本発明によれば、リセット信号を出
力した信号発生手段を識別することによって、リセット
動作時での不必要な処理を飛ばし、或いは特別な処理の
実行を付加することができる。

従って、システムのデバッグ、障害検出等の迅速化を図
ることができ、システムの効率的か運用方法の一助とが
るものである。

【図面の簡単な説明】

第１図は従来のリセット信号送出方式を説明する図、第
２図、第３図は本発明の一実施例を示す図、第４図は実
施例の動作を示すフローチャートである。１はキーリセ
ット信号作成回路、２は電源回路、５はラッチ回路、６
はパスドライバ、７はＣＰＵ、１１は回線制御部である
。

Claims (1)

【特許請求の範囲】
1. リセット信号が入力されることによって所定の初期化プ
   ログラムを実行するプログラム制御装置と、該リセット
   信号を発生する複数の信号発生手段とを有するシステム
   において、前記リセット信号を出力した信号発生手段を
   識別する識別回路を設け、リセット信号発生時、前記プ
   ログラム制御装置は、該識別回路の識別結果に応じて、
   リセット動作の内実性すべき処理を選択することを特徴
   とするリセット動作制御方式。