JP2000357794A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 所望の高耐圧ＮチャンネルＭＯＳトランジス
タの特性を維持して、Ｎ型反転によるソース、ドレイン
（Ｎ+拡散層３）の短絡を防ぐことが出来るＮチャンネ
ルＭＯＳトランジスタを提供する。 【解決手段】 素子分離領域の一部の側面に接して、Ｐ
型拡散層４を形成し、このＰ型拡散層４を、ＭＯＳトラ
ンジスタのソース、ドレインであるＮ+拡散層３と距離
Ｘだけ離して形成する。
タの特性を維持して、Ｎ型反転によるソース、ドレイン
（Ｎ+拡散層３）の短絡を防ぐことが出来るＮチャンネ
ルＭＯＳトランジスタを提供する。 【解決手段】 素子分離領域の一部の側面に接して、Ｐ
型拡散層４を形成し、このＰ型拡散層４を、ＭＯＳトラ
ンジスタのソース、ドレインであるＮ+拡散層３と距離
Ｘだけ離して形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＮチャンネルＭＯ
Ｓトランジスタとして用いられる半導体装置に関する。
Ｓトランジスタとして用いられる半導体装置に関する。
【０００２】
【従来の技術】一般に大規模集積回路（ＬＳＩ）に使わ
れるＣＭＯＳ型のＮｃｈ及びＰｃｈトランジスタは、年
々低電圧動作化が進んでおり、消費電力も低減されて来
ている。
れるＣＭＯＳ型のＮｃｈ及びＰｃｈトランジスタは、年
々低電圧動作化が進んでおり、消費電力も低減されて来
ている。
【０００３】ところが、近年、応用範囲が広がってい
る、フラッシュメモリーデバイスにおいては、メモリー
セル内への電荷の書き込み／消去に高電圧が必要とな
る。この書き込み／消去電圧は、ＭＯＳトランジスタの
スケーリング則に従わず、単に、書き込み／消去時の電
荷が通り抜けるトンネル酸化膜厚と、書き込み／消去時
間によって決定される。従って、メモリーセルへの書き
込み／消去方式によっては、±２０Ｖ程度の高電圧が必
要になる。
る、フラッシュメモリーデバイスにおいては、メモリー
セル内への電荷の書き込み／消去に高電圧が必要とな
る。この書き込み／消去電圧は、ＭＯＳトランジスタの
スケーリング則に従わず、単に、書き込み／消去時の電
荷が通り抜けるトンネル酸化膜厚と、書き込み／消去時
間によって決定される。従って、メモリーセルへの書き
込み／消去方式によっては、±２０Ｖ程度の高電圧が必
要になる。
【０００４】この高電圧を発生、又は、メモリーセルへ
印加させる回路は、当然のことながら、この高電圧に耐
える、接合耐圧、絶縁耐圧を持ったＭＯＳトランジスタ
が要求される。この高耐圧のトランジスタは、基本的構
造において、低電圧のトランジスタと同じであるが、低
電圧用と高電圧用のＭＯＳトランジスタが同じＬＳＩチ
ップ内に混載された場合、大きさや、拡散層不純物分布
が異なってくる。
印加させる回路は、当然のことながら、この高電圧に耐
える、接合耐圧、絶縁耐圧を持ったＭＯＳトランジスタ
が要求される。この高耐圧のトランジスタは、基本的構
造において、低電圧のトランジスタと同じであるが、低
電圧用と高電圧用のＭＯＳトランジスタが同じＬＳＩチ
ップ内に混載された場合、大きさや、拡散層不純物分布
が異なってくる。
【０００５】図７は、従来のＮチャンネルＭＯＳ高耐圧
トランジスタの上面図、図８及び図９は図７の方向が異
なる断面図を示したものであるが、構造上は一般的なＭ
ＯＳトランジスタである。ただし、負の高電圧も扱える
ように、Ｐ型ウェル領域２の下にＮ型ウェル領域７があ
り、最下層がＰ型シリコン基板８である。各々の領域の
接合耐圧は、ＬＳＩでの使用方法によって異なるが、例
えば、Ｎ+拡散層３とＰ型ウェル領域２の間のＰＮ接合
耐圧２０Ｖ程度を得たい場合は、Ｐ型ウェル領域２の不
純物濃度を１Ｅ１７ｃｍ3以内にしなければならない。
さらに、この状態で、Ｐ型ウェル領域２の下にＮ型ウェ
ル領域７を形成する場合、その不純物濃度は、一般的な
Ｐ型シリコン基板８の不純物濃度１Ｅ１６ｃｍ3以上で
なければならないから、Ｎ型ウェル領域７の不純物濃度
は、Ｐ型ウェル領域２とＰ型シリコン基板８との間の不
純物濃度である必要がある。
トランジスタの上面図、図８及び図９は図７の方向が異
なる断面図を示したものであるが、構造上は一般的なＭ
ＯＳトランジスタである。ただし、負の高電圧も扱える
ように、Ｐ型ウェル領域２の下にＮ型ウェル領域７があ
り、最下層がＰ型シリコン基板８である。各々の領域の
接合耐圧は、ＬＳＩでの使用方法によって異なるが、例
えば、Ｎ+拡散層３とＰ型ウェル領域２の間のＰＮ接合
耐圧２０Ｖ程度を得たい場合は、Ｐ型ウェル領域２の不
純物濃度を１Ｅ１７ｃｍ3以内にしなければならない。
さらに、この状態で、Ｐ型ウェル領域２の下にＮ型ウェ
ル領域７を形成する場合、その不純物濃度は、一般的な
Ｐ型シリコン基板８の不純物濃度１Ｅ１６ｃｍ3以上で
なければならないから、Ｎ型ウェル領域７の不純物濃度
は、Ｐ型ウェル領域２とＰ型シリコン基板８との間の不
純物濃度である必要がある。
【０００６】
【発明が解決しようとする課題】ところで、図８、図９
において、素子分離領域５の作製法には、一般に、シリ
コン基板を選択的に酸化するロコス分離法又は溝を掘っ
て絶縁物を埋める溝分離法があるが、どちらもシリコン
との界面は酸化膜であり、ＬＳＩプロセス中の様々な酸
化処理などで、この分離領域界面の酸化膜にＰ型不純物
のボロンが偏析によって吸われるという現象が避けられ
ない。この場合、図８、図９の太い線で示したＰ型ウェ
ル領域２と素子分離領域５との界面付近はボロンが吸わ
れるために、Ｐ型不純物濃度が低くなり、Ｎ型ウェル領
域７形成のためのＮ型不純物濃度（リンなど）の方が高
くなって、Ｎ型反転を起こしてしまう場合がある。図１
０に図８の素子分離領域直下でＮ型反転をおこした場合
の断面不純物分布を示す。
において、素子分離領域５の作製法には、一般に、シリ
コン基板を選択的に酸化するロコス分離法又は溝を掘っ
て絶縁物を埋める溝分離法があるが、どちらもシリコン
との界面は酸化膜であり、ＬＳＩプロセス中の様々な酸
化処理などで、この分離領域界面の酸化膜にＰ型不純物
のボロンが偏析によって吸われるという現象が避けられ
ない。この場合、図８、図９の太い線で示したＰ型ウェ
ル領域２と素子分離領域５との界面付近はボロンが吸わ
れるために、Ｐ型不純物濃度が低くなり、Ｎ型ウェル領
域７形成のためのＮ型不純物濃度（リンなど）の方が高
くなって、Ｎ型反転を起こしてしまう場合がある。図１
０に図８の素子分離領域直下でＮ型反転をおこした場合
の断面不純物分布を示す。
【０００７】このようなＮ型反転は、ＮチャンネルＭＯ
ＳトランジスタのドレインとソースであるＮ+拡散層３
を短絡してしまう（図７の太線部分）ので、Ｐ型ウェル
領域２のボロン濃度を上げるか、又は、Ｎ型ウェル領域
７の不純物濃度を下げればよいが、高耐圧トランジスタ
であるから限度があり、必要耐圧やプロセスによって
は、Ｎ型反転の危険性がある。ただし、素子分離領域の
底面部分は、イオン注入によってボロンを追加すること
はよく知られたことであるが、素子分離領域の側面でも
同様にＮ型反転によるドレインとソースの短絡は起こる
ため、素子分離領域底面部のみのボロンイオン注入で
は、問題は解決されず、依然として、Ｐ型ウェル領域の
Ｎ型反転は高耐圧ＮチャンネルＭＯＳトランジスタの課
題である。
ＳトランジスタのドレインとソースであるＮ+拡散層３
を短絡してしまう（図７の太線部分）ので、Ｐ型ウェル
領域２のボロン濃度を上げるか、又は、Ｎ型ウェル領域
７の不純物濃度を下げればよいが、高耐圧トランジスタ
であるから限度があり、必要耐圧やプロセスによって
は、Ｎ型反転の危険性がある。ただし、素子分離領域の
底面部分は、イオン注入によってボロンを追加すること
はよく知られたことであるが、素子分離領域の側面でも
同様にＮ型反転によるドレインとソースの短絡は起こる
ため、素子分離領域底面部のみのボロンイオン注入で
は、問題は解決されず、依然として、Ｐ型ウェル領域の
Ｎ型反転は高耐圧ＮチャンネルＭＯＳトランジスタの課
題である。
【０００８】本発明は、前述した事情に鑑みてなされた
もので、所望の高耐圧ＮチャンネルＭＯＳトランジスタ
の特性を維持して、Ｎ型反転によるソース、ドレインの
短絡を防ぐことが可能な半導体装置を提供することを目
的とする。
もので、所望の高耐圧ＮチャンネルＭＯＳトランジスタ
の特性を維持して、Ｎ型反転によるソース、ドレインの
短絡を防ぐことが可能な半導体装置を提供することを目
的とする。
【０００９】
【課題を解決するための手段】本発明は、前記目的を達
成するため、下記（１）〜（４）の半導体装置を提供す
る。
成するため、下記（１）〜（４）の半導体装置を提供す
る。
【００１０】（１）ＮチャンネルＭＯＳトランジスタの
Ｐ型ウェルの一部に、素子分離領域とＰ型ウェルの界面
に接してＰ型不純物を導入し、このＰ型不純物を導入し
た領域を、ＮチャンネルＭＯＳトランジスタのＮ型ソー
ス、ドレイン領域から離して配置した構造を有すること
を特徴とする半導体装置。
Ｐ型ウェルの一部に、素子分離領域とＰ型ウェルの界面
に接してＰ型不純物を導入し、このＰ型不純物を導入し
た領域を、ＮチャンネルＭＯＳトランジスタのＮ型ソー
ス、ドレイン領域から離して配置した構造を有すること
を特徴とする半導体装置。
【００１１】（２）素子分離領域の側面の上下方向全面
に接するように、前記Ｐ型不純物を導入した領域が形成
されている（１）の半導体装置。
に接するように、前記Ｐ型不純物を導入した領域が形成
されている（１）の半導体装置。
【００１２】（３）素子分離領域の底面に、ボロン補償
Ｐ型領域が形成されている（１）、（２）の半導体装
置。
Ｐ型領域が形成されている（１）、（２）の半導体装
置。
【００１３】（４）Ｐ型拡散層とＮ型ソース、ドレイン
領域とが、距離Ｘ＝０．５ｕｍ以上離れて形成されてい
る（１）〜（３）の半導体装置。
領域とが、距離Ｘ＝０．５ｕｍ以上離れて形成されてい
る（１）〜（３）の半導体装置。
【００１４】すなわち、本発明の特徴は、Ｎチャンネル
ＭＯＳトランジスタにおいて、素子分離領域の一部の側
面に接して、Ｐ型拡散層を形成し、このＰ型拡散層を、
ＭＯＳトランジスタのソース、ドレインであるＮ+拡散
層と離して形成したことにある。
ＭＯＳトランジスタにおいて、素子分離領域の一部の側
面に接して、Ｐ型拡散層を形成し、このＰ型拡散層を、
ＭＯＳトランジスタのソース、ドレインであるＮ+拡散
層と離して形成したことにある。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して詳細に説明する。図１、図２、図３
を使って、実施例の構成を説明する。図２、図３におい
て、素子分離領域５の側面部分でのＮ型反転によるソー
スとドレイン（Ｎ+拡散層３）の短絡を防止するため、
図１のようにＰ型ウェル領域２におけるＭＯＳトランジ
スタのチャネル側面の２辺に、素子分離領域に接するよ
うにＰ型拡散層４を形成する。このとき、図３のように
素子分離領域５の側面の上下方向全面に接するようにＰ
型拡散層４が形成されている。この部分はボロンの濃度
が濃くなっているから、酸化工程などにより、素子分離
領域のシリコン酸化膜へボロンが吸われてもＮ型反転し
にくくなっている。また、このＰ型拡散層４とＮ+拡散
層３は、距離Ｘだけ離れて形成される。また、図２、図
３のように、素子分離領域５の底面には、やはりＮ型反
転を防止するためのボロン補償Ｐ型領域９が形成されて
いる。
て、図面を参照して詳細に説明する。図１、図２、図３
を使って、実施例の構成を説明する。図２、図３におい
て、素子分離領域５の側面部分でのＮ型反転によるソー
スとドレイン（Ｎ+拡散層３）の短絡を防止するため、
図１のようにＰ型ウェル領域２におけるＭＯＳトランジ
スタのチャネル側面の２辺に、素子分離領域に接するよ
うにＰ型拡散層４を形成する。このとき、図３のように
素子分離領域５の側面の上下方向全面に接するようにＰ
型拡散層４が形成されている。この部分はボロンの濃度
が濃くなっているから、酸化工程などにより、素子分離
領域のシリコン酸化膜へボロンが吸われてもＮ型反転し
にくくなっている。また、このＰ型拡散層４とＮ+拡散
層３は、距離Ｘだけ離れて形成される。また、図２、図
３のように、素子分離領域５の底面には、やはりＮ型反
転を防止するためのボロン補償Ｐ型領域９が形成されて
いる。
【００１６】次に、図４、図５を使って本発明の第１実
施例の製造工程を説明する。図４は図１のａ−ａ’断面
に相当する工程断面図、図５は図１のｂ−ｂ’断面に相
当する工程断面図である。図４の（ａ）〜（ｃ）、図５
の（ａ）〜（ｃ）は、各々同一工程での断面である。
施例の製造工程を説明する。図４は図１のａ−ａ’断面
に相当する工程断面図、図５は図１のｂ−ｂ’断面に相
当する工程断面図である。図４の（ａ）〜（ｃ）、図５
の（ａ）〜（ｃ）は、各々同一工程での断面である。
【００１７】まず、図４（ａ）、図５（ａ）のような不
純物層を得るために、Ｐ型シリコン基板８にＮ型ウェル
領域７を不純物気相拡散又はイオン注入法と熱処理で形
成する。続いて、Ｐ型ウェル領域２を同様に形成する。
ＬＳＩでは通常Ｐ型シリコン基板をアース（０Ｖ）に固
定するので、負電圧を扱う高耐圧トランジスタの場合、
Ｎ型ウェル領域７を基板とＰ型ウェル領域の間に挿入し
て、０Ｖもしくは＋電位にしておかないと、Ｐ型ウェル
領域を負電位とした、負電圧動作のＮチャンネルＭＯＳ
トランジスタが動作しなくなる。次に、ＮチャンネルＭ
ＯＳトランジスタのソース、ドレインとなるＮ+拡散層
３を形成する。最近の一般的なＭＯＳトランジスタは、
ゲート電極のパターン形成後に、自己整合的にソース、
ドレインの拡散層を形成するが、本発明では、先に形成
する。
純物層を得るために、Ｐ型シリコン基板８にＮ型ウェル
領域７を不純物気相拡散又はイオン注入法と熱処理で形
成する。続いて、Ｐ型ウェル領域２を同様に形成する。
ＬＳＩでは通常Ｐ型シリコン基板をアース（０Ｖ）に固
定するので、負電圧を扱う高耐圧トランジスタの場合、
Ｎ型ウェル領域７を基板とＰ型ウェル領域の間に挿入し
て、０Ｖもしくは＋電位にしておかないと、Ｐ型ウェル
領域を負電位とした、負電圧動作のＮチャンネルＭＯＳ
トランジスタが動作しなくなる。次に、ＮチャンネルＭ
ＯＳトランジスタのソース、ドレインとなるＮ+拡散層
３を形成する。最近の一般的なＭＯＳトランジスタは、
ゲート電極のパターン形成後に、自己整合的にソース、
ドレインの拡散層を形成するが、本発明では、先に形成
する。
【００１８】次に、図４（ｂ）、図５（ｂ）のように、
素子分離領域５を形成する。最近は溝を掘った後に、シ
リコン酸化膜系の絶縁物を埋設平坦化する、いわゆるＳ
ＴＩ（Shallow Trench Isolation）構造が使われるよう
になってきている。その際、図４、図５にあるボロン補
償Ｐ型領域９を、溝を掘った直後、Ｎ型ウェル領域に選
択的にボロンをイオン注入することによって形成する。
これにより、素子分離領域５へのボロンの吸われによる
Ｎ型反転を、素子分離領域５の底面で防止できる。さら
に、図５（ｂ）のように、素子分離領域５に接するよう
にＰ型拡散層４を図１に示した部分にのみボロンを導入
することで選択的に形成する。このときＰ型拡散層４の
深さは、素子分離領域５の深さ以上にして、素子分離領
域の側面が深さ方向に完全にＰ型拡散層で覆われること
が重要である。また、このＰ型拡散層領域のボロン濃度
は、素子分離領域５へのボロン吸われ量にもよるが、そ
れを上回るドーズ量が必要である。
素子分離領域５を形成する。最近は溝を掘った後に、シ
リコン酸化膜系の絶縁物を埋設平坦化する、いわゆるＳ
ＴＩ（Shallow Trench Isolation）構造が使われるよう
になってきている。その際、図４、図５にあるボロン補
償Ｐ型領域９を、溝を掘った直後、Ｎ型ウェル領域に選
択的にボロンをイオン注入することによって形成する。
これにより、素子分離領域５へのボロンの吸われによる
Ｎ型反転を、素子分離領域５の底面で防止できる。さら
に、図５（ｂ）のように、素子分離領域５に接するよう
にＰ型拡散層４を図１に示した部分にのみボロンを導入
することで選択的に形成する。このときＰ型拡散層４の
深さは、素子分離領域５の深さ以上にして、素子分離領
域の側面が深さ方向に完全にＰ型拡散層で覆われること
が重要である。また、このＰ型拡散層領域のボロン濃度
は、素子分離領域５へのボロン吸われ量にもよるが、そ
れを上回るドーズ量が必要である。
【００１９】次に、図４（ｃ）、図５（ｃ）のように、
ゲート酸化膜６、多結晶シリコンゲート１を、通常のＭ
ＯＳトランジスタプロセスに準じて形成すればよい。以
上の工程により、図１〜図３に示した本発明の構造がす
べて形成される。
ゲート酸化膜６、多結晶シリコンゲート１を、通常のＭ
ＯＳトランジスタプロセスに準じて形成すればよい。以
上の工程により、図１〜図３に示した本発明の構造がす
べて形成される。
【００２０】図１、図２、図３を使って、本発明の効果
について説明する。本発明で課題としている素子分離領
域側面のＮ型反転は、図７を参照すると、Ｐ型ウェル領
域２で区画された部分の素子分離領域５の四側面（図
８、図９）で起こり得るが、図１に示すように、ＭＯＳ
トランジスタのチャネル側二側面に、Ｐ型拡散層４を形
成することで、Ｎ型反転が起こった場合のソース、ドレ
インとなるＮ+拡散層３の短絡経路が、Ｐ型拡散層４の
存在により遮断される。
について説明する。本発明で課題としている素子分離領
域側面のＮ型反転は、図７を参照すると、Ｐ型ウェル領
域２で区画された部分の素子分離領域５の四側面（図
８、図９）で起こり得るが、図１に示すように、ＭＯＳ
トランジスタのチャネル側二側面に、Ｐ型拡散層４を形
成することで、Ｎ型反転が起こった場合のソース、ドレ
インとなるＮ+拡散層３の短絡経路が、Ｐ型拡散層４の
存在により遮断される。
【００２１】ここで、重要なことは、このＰ型拡散層４
とＮ+拡散層３を図１のＸだけ離して配置することにあ
る。これが離れていないと、Ｐ型ウェル領域２より不純
物濃度の高いＰ型拡散層４がＮ+拡散層に接触し、この
部分で接合耐圧が低下してしまい、本来の高耐圧トラン
ジスタの特性が得られない。そこで、図１のように、Ｘ
の距離だけ離す必要がある。
とＮ+拡散層３を図１のＸだけ離して配置することにあ
る。これが離れていないと、Ｐ型ウェル領域２より不純
物濃度の高いＰ型拡散層４がＮ+拡散層に接触し、この
部分で接合耐圧が低下してしまい、本来の高耐圧トラン
ジスタの特性が得られない。そこで、図１のように、Ｘ
の距離だけ離す必要がある。
【００２２】上記Ｘの値は、次のように決定する。すな
わち、Ｘの部分では、図１０の不純物分布図から、Ｎ型
反転した場合のＮ型不純物濃度はもともとのＮ型ウェル
領域の表面部分の濃度以下である（図１０ではリンで示
してある）。このＮ型濃度は、前述したように、Ｐ型シ
リコン基板８の濃度以上、Ｐ型ウェル領域２の濃度未
満、すなわち、２０Ｖ耐圧の素子が必要な場合、１Ｅ１
７ｃｍ3以内で１Ｅ１６ｃｍ3以上となる。この濃度であ
れば、Ｐ型拡散層４と接しても、２０Ｖ程度の接合耐圧
は十分にとれる。ただし、Ｘの距離が短い場合、Ｐ型拡
散層４との接合からＮ型反転部分に延びる空乏層がＮ+
拡散層に到達して、実効的に空乏層幅が短くなることに
よる接合耐圧低下を起こす。そこで、Ｎ型反転濃度が最
悪１Ｅ１７ｃｍ3程度になった時、２０Ｖの電圧での空
乏層幅を計算すると、約０．５ｕｍとなる。したがっ
て、Ｘ＝０．５ｕｍ以上にすれば空乏層が十分に延び、
Ｐ型拡散層４の存在による接合耐圧低下は起こらず、所
望の高耐圧ＭＯＳトランジスタの特性を維持して、Ｎ型
反転によるソース、ドレイン（Ｎ+拡散層３）の短絡を
防ぐことが出来る。
わち、Ｘの部分では、図１０の不純物分布図から、Ｎ型
反転した場合のＮ型不純物濃度はもともとのＮ型ウェル
領域の表面部分の濃度以下である（図１０ではリンで示
してある）。このＮ型濃度は、前述したように、Ｐ型シ
リコン基板８の濃度以上、Ｐ型ウェル領域２の濃度未
満、すなわち、２０Ｖ耐圧の素子が必要な場合、１Ｅ１
７ｃｍ3以内で１Ｅ１６ｃｍ3以上となる。この濃度であ
れば、Ｐ型拡散層４と接しても、２０Ｖ程度の接合耐圧
は十分にとれる。ただし、Ｘの距離が短い場合、Ｐ型拡
散層４との接合からＮ型反転部分に延びる空乏層がＮ+
拡散層に到達して、実効的に空乏層幅が短くなることに
よる接合耐圧低下を起こす。そこで、Ｎ型反転濃度が最
悪１Ｅ１７ｃｍ3程度になった時、２０Ｖの電圧での空
乏層幅を計算すると、約０．５ｕｍとなる。したがっ
て、Ｘ＝０．５ｕｍ以上にすれば空乏層が十分に延び、
Ｐ型拡散層４の存在による接合耐圧低下は起こらず、所
望の高耐圧ＭＯＳトランジスタの特性を維持して、Ｎ型
反転によるソース、ドレイン（Ｎ+拡散層３）の短絡を
防ぐことが出来る。
【００２３】次に、図６を使って本発明の第２実施例の
製造工程を説明する。図６（ａ）〜（ｃ）は、図１のｂ
−ｂ’断面に相当する工程断面図である。この実施例の
場合、第１実施例とはＰ型拡散層を形成する工程の位置
が異なる。すなわち、第１実施例では、Ｐ型拡散層４を
素子分離領域５を形成した後に形成したが、第２実施例
では、素子分離領域形成前に形成する。
製造工程を説明する。図６（ａ）〜（ｃ）は、図１のｂ
−ｂ’断面に相当する工程断面図である。この実施例の
場合、第１実施例とはＰ型拡散層を形成する工程の位置
が異なる。すなわち、第１実施例では、Ｐ型拡散層４を
素子分離領域５を形成した後に形成したが、第２実施例
では、素子分離領域形成前に形成する。
【００２４】まず、図６（ａ）に示すＰ型シリコン基板
８上に、Ｎ型ウェル領域７、Ｐ型ウェル領域２を形成す
る。ここまでは、第１実施例と同じである。続いて、Ｐ
型拡散層４を、将来素子分離領域が出来る部分に合わせ
て、図６（ａ）のように選択的に形成する。このときの
Ｐ型拡散層の形成部分は、図１に示したＰ型拡散層４の
領域よりも、少しだけ素子分離領域側（図１ではＰ型ウ
ェル領域の外側）に余裕をもたせて、大きめに形成して
もかまわない。その後、第１実施例と同様に素子分離領
域５、ボロン補償Ｐ型領域を形成し（図６（ｂ））、最
後に第１実施例と同様にゲート酸化膜６、多結晶シリコ
ンゲート１を、通常のＭＯＳトランジスタプロセスに準
じて形成すればよい。
８上に、Ｎ型ウェル領域７、Ｐ型ウェル領域２を形成す
る。ここまでは、第１実施例と同じである。続いて、Ｐ
型拡散層４を、将来素子分離領域が出来る部分に合わせ
て、図６（ａ）のように選択的に形成する。このときの
Ｐ型拡散層の形成部分は、図１に示したＰ型拡散層４の
領域よりも、少しだけ素子分離領域側（図１ではＰ型ウ
ェル領域の外側）に余裕をもたせて、大きめに形成して
もかまわない。その後、第１実施例と同様に素子分離領
域５、ボロン補償Ｐ型領域を形成し（図６（ｂ））、最
後に第１実施例と同様にゲート酸化膜６、多結晶シリコ
ンゲート１を、通常のＭＯＳトランジスタプロセスに準
じて形成すればよい。
【００２５】
【発明の効果】以上のように、本発明の半導体装置によ
れば、所望の高耐圧ＮチャンネルＭＯＳトランジスタの
特性を維持して、Ｎ型反転によるソース、ドレイン（Ｎ
+拡散層３）の短絡を防ぐことが出来る。
れば、所望の高耐圧ＮチャンネルＭＯＳトランジスタの
特性を維持して、Ｎ型反転によるソース、ドレイン（Ｎ
+拡散層３）の短絡を防ぐことが出来る。
【図１】本発明の一実施形態に係る半導体装置の上面図
である。
である。
【図２】図１の半導体装置のａ−ａ’断面図である。
【図３】図１の半導体装置のｂ−ｂ’断面図である。
【図４】本発明の第１実施例の製造工程を示す、図１の
ａ−ａ’断面に相当する工程断面図である。
ａ−ａ’断面に相当する工程断面図である。
【図５】本発明の第１実施例の製造工程を示す、図１の
ｂ−ｂ’断面に相当する工程断面図である。
ｂ−ｂ’断面に相当する工程断面図である。
【図６】本発明の第２実施例の製造工程を示す、図１の
ｂ−ｂ’断面に相当する工程断面図である。
ｂ−ｂ’断面に相当する工程断面図である。
【図７】従来の半導体装置の一例を示す上面図である。
【図８】図７の半導体装置のａ−ａ’断面図である。
【図９】図７の半導体装置のｂ−ｂ’断面図である。
【図１０】従来例の課題を説明するための不純物分布図
である。
である。
１ 多結晶シリコンゲート ２ Ｐ型ウェル領域 ３ Ｎ+拡散層 ４ Ｐ型拡散層 ５ 素子分離領域 ６ ゲート酸化膜 ７ Ｎ型ウェル領域 ８ Ｐ型シリコン基板 ９ ボロン補償Ｐ型領域
Claims (4)
- 【請求項１】 ＮチャンネルＭＯＳトランジスタのＰ型
ウェルの一部に、素子分離領域とＰ型ウェルの界面に接
してＰ型不純物を導入し、このＰ型不純物を導入した領
域を、ＮチャンネルＭＯＳトランジスタのＮ型ソース、
ドレイン領域から離して配置した構造を有することを特
徴とする半導体装置。 - 【請求項２】 素子分離領域の側面の上下方向全面に接
するように、前記Ｐ型不純物を導入した領域が形成され
ている請求項１に記載の半導体装置。 - 【請求項３】 素子分離領域の底面に、ボロン補償Ｐ型
領域が形成されている請求項１又は２に記載の半導体装
置。 - 【請求項４】 Ｐ型拡散層とＮ型ソース、ドレイン領域
とが、距離Ｘ＝０．５ｕｍ以上離れて形成されている請
求項１〜３のいずれか１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11170718A JP2000357794A (ja) | 1999-06-17 | 1999-06-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11170718A JP2000357794A (ja) | 1999-06-17 | 1999-06-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000357794A true JP2000357794A (ja) | 2000-12-26 |
Family
ID=15910119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11170718A Pending JP2000357794A (ja) | 1999-06-17 | 1999-06-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000357794A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011035412A (ja) * | 2010-10-08 | 2011-02-17 | Renesas Electronics Corp | 半導体装置 |
| JP2013247300A (ja) * | 2012-05-28 | 2013-12-09 | Canon Inc | 半導体装置、半導体装置の製造方法及び液体吐出装置 |
-
1999
- 1999-06-17 JP JP11170718A patent/JP2000357794A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011035412A (ja) * | 2010-10-08 | 2011-02-17 | Renesas Electronics Corp | 半導体装置 |
| JP2013247300A (ja) * | 2012-05-28 | 2013-12-09 | Canon Inc | 半導体装置、半導体装置の製造方法及び液体吐出装置 |
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