JP2696103B2 - 半導体不揮発性メモリの製造方法 - Google Patents
半導体不揮発性メモリの製造方法Info
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Landscapes
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ICカードなどの記憶用デバイスとして用
いられている半導体不揮発性メモリの製造方法に関す
る。
いられている半導体不揮発性メモリの製造方法に関す
る。
この発明は、電気的消去可能な浮遊ゲート型半導体不
揮発性メモリにおいて、トンネル絶縁膜を酸化チッ化膜
を用いることにより、書換え回数の向上をはかったもの
である。
揮発性メモリにおいて、トンネル絶縁膜を酸化チッ化膜
を用いることにより、書換え回数の向上をはかったもの
である。
〔従来の技術〕 従来、第２図に示すように、プログラム端子であるト
ンネルドレイン領域２の上に約100Åのシリコン熱酸化
膜から成るトンネル酸化膜16を設けた電気的書換え可能
な浮遊ゲート型半導体不揮発性メモリが知られていた。
例えば、W.S.Johnson et al “16−K EEPROM relies on
tunneling for byte−erasable program storage"Elec
tronics/February 28（1980）pp113に開示されている。
ンネルドレイン領域２の上に約100Åのシリコン熱酸化
膜から成るトンネル酸化膜16を設けた電気的書換え可能
な浮遊ゲート型半導体不揮発性メモリが知られていた。
例えば、W.S.Johnson et al “16−K EEPROM relies on
tunneling for byte−erasable program storage"Elec
tronics/February 28（1980）pp113に開示されている。
しかし、従来の半導体不揮発性メモリは、トンネル絶
縁膜として約100Å程度の熱酸化膜が用いられているた
めに、トンネルドレイン領域２と浮遊ゲート電極７との
間で、電荷のやりとり（即ち、プログラム動作）をする
と、トンネル酸化膜16が強電界ストレスにより偶発的に
破壊しやすいという欠点が有していた、 そこで、この発明は、従来のこのような欠点を解決す
るために、プログラム動作により偶発破壊しない電気的
書換え可能な半導体不揮発性メモリを得ることを目的と
している。
縁膜として約100Å程度の熱酸化膜が用いられているた
めに、トンネルドレイン領域２と浮遊ゲート電極７との
間で、電荷のやりとり（即ち、プログラム動作）をする
と、トンネル酸化膜16が強電界ストレスにより偶発的に
破壊しやすいという欠点が有していた、 そこで、この発明は、従来のこのような欠点を解決す
るために、プログラム動作により偶発破壊しない電気的
書換え可能な半導体不揮発性メモリを得ることを目的と
している。
上記課題を解決するために、この発明は、トンネル絶
縁膜を、高温熱チッ化により形成したチッ化シリコン膜
を熱酸化した酸化チッ化膜を用いることにより、高電界
ストレスに強く、書換えによる偶発破壊を防止した。
縁膜を、高温熱チッ化により形成したチッ化シリコン膜
を熱酸化した酸化チッ化膜を用いることにより、高電界
ストレスに強く、書換えによる偶発破壊を防止した。
以下に、この発明の実施例を図面にもとづいて説明す
る。Ｎ型のメモリの場合について説明する。第１図
（ｇ）が最終断面図であるが、Ｐ型シリコン基板１の表
面にお互いに間隔をおいてN+型のソース領域10とドレイ
ン領域11及びトンネルドレイン領域２が形成されてい
る。トンネルドレイン領域２の上には、部分的にトンネ
ル酸化チッ化膜６が設けられている。また、ソース領域
２とトンネルドレイン領域２との間の半導体基板１の表
面であるチャネル領域の上には、酸化膜３が設けられ、
さらに、その上にCVDシリコンチッ化膜４が設けられて
いる。浮遊ゲート電極７は、トンネル酸化チッ化膜５と
CVDシリコンチッ化膜４の上に設けられ、さらに、浮遊
ゲート電極７の上には、制御ゲート電極９が制御ゲート
酸化膜８を介して設けられている。
る。Ｎ型のメモリの場合について説明する。第１図
（ｇ）が最終断面図であるが、Ｐ型シリコン基板１の表
面にお互いに間隔をおいてN+型のソース領域10とドレイ
ン領域11及びトンネルドレイン領域２が形成されてい
る。トンネルドレイン領域２の上には、部分的にトンネ
ル酸化チッ化膜６が設けられている。また、ソース領域
２とトンネルドレイン領域２との間の半導体基板１の表
面であるチャネル領域の上には、酸化膜３が設けられ、
さらに、その上にCVDシリコンチッ化膜４が設けられて
いる。浮遊ゲート電極７は、トンネル酸化チッ化膜５と
CVDシリコンチッ化膜４の上に設けられ、さらに、浮遊
ゲート電極７の上には、制御ゲート電極９が制御ゲート
酸化膜８を介して設けられている。
本発明のメモリの読み出し動作は、ソース領域10とト
ンネルドレイン領域２との間のチャネル領域のコンダク
タンスが、浮遊ゲート電極７に含まれている電荷量によ
って変化することによって行なわれる。
ンネルドレイン領域２との間のチャネル領域のコンダク
タンスが、浮遊ゲート電極７に含まれている電荷量によ
って変化することによって行なわれる。
また、情報のプログラムは、制御ゲート電極９とドレ
イン領域11との間に高電圧を印加することにより、トン
ネル酸化チッ化膜６に高電界を集中させトンネル電流を
トンネルドレイン領域２と浮遊ゲート電極７との間に流
すことにより行うことができる。
イン領域11との間に高電圧を印加することにより、トン
ネル酸化チッ化膜６に高電界を集中させトンネル電流を
トンネルドレイン領域２と浮遊ゲート電極７との間に流
すことにより行うことができる。
本発明のトンネル絶縁膜である酸化チッ化膜の製造方
法について説明する。
法について説明する。
まず、第１図（ａ）に示すように、基板１の全面に酸
化膜３及びCVDシリコンチッ化膜４を形成し、トンネル
領域になる領域を、フォトリソ工程により第１図（ｂ）
のように、酸化膜３及びCVDシリコンチッ化膜をエッチ
ングして基板１まで穴あけする。次に100Å以下の熱シ
リコンチッ化膜５を形成して、第１図（ｃ）のようにす
る。次に、この熱シリコンチッ化膜５を900℃以上の温
度で、熱酸化して、その上に、多結晶シリコン薄膜から
なる浮遊ゲート電極７を形成して、第１図（ｄ）のよう
にする。次に、1000℃以上の高温で浮遊ゲート電極７を
酸化して制御ゲート酸化膜８を形成し第１図（ｅ）のよ
うにする。その上に、制御ゲート電極９を形成し、第１
図（ｆ）のように形成する。さらに、ソース領域10及び
ドレイン領域11を浮遊ゲート電極７をマスクにしてドー
ピングすることにより、第１図（ｇ）のメモリが完成す
る。
化膜３及びCVDシリコンチッ化膜４を形成し、トンネル
領域になる領域を、フォトリソ工程により第１図（ｂ）
のように、酸化膜３及びCVDシリコンチッ化膜をエッチ
ングして基板１まで穴あけする。次に100Å以下の熱シ
リコンチッ化膜５を形成して、第１図（ｃ）のようにす
る。次に、この熱シリコンチッ化膜５を900℃以上の温
度で、熱酸化して、その上に、多結晶シリコン薄膜から
なる浮遊ゲート電極７を形成して、第１図（ｄ）のよう
にする。次に、1000℃以上の高温で浮遊ゲート電極７を
酸化して制御ゲート酸化膜８を形成し第１図（ｅ）のよ
うにする。その上に、制御ゲート電極９を形成し、第１
図（ｆ）のように形成する。さらに、ソース領域10及び
ドレイン領域11を浮遊ゲート電極７をマスクにしてドー
ピングすることにより、第１図（ｇ）のメモリが完成す
る。
本発明のトンネル絶縁膜である酸化チッ化膜６は、非
常に酸化速度の遅い、熱シリコンチッ化膜５を高温で長
時間で酸化して形成するために、その品質は、従来のシ
リコン酸化膜に比べ優れている。その結果、書換えによ
るトンネル絶縁膜の破壊がきわめて少ないメモリが実現
できる。また、電気的書換え可能な半導体メモリの場
合、プログラム時に、ドレイン領域11、あるいは、制御
ゲート電極８に約10V以上の高電圧を印加する。この電
圧を制御する回路が、同一基板上に形成されている。本
発明のメモリにおいては、その高電圧制御用トランジス
タのゲート絶縁膜として、チャネル領域上の酸化膜３と
CVDシリコンチッ化膜４との複合膜を用いることによ
り、ゲート耐圧の高いトランジスタを形成できる。
常に酸化速度の遅い、熱シリコンチッ化膜５を高温で長
時間で酸化して形成するために、その品質は、従来のシ
リコン酸化膜に比べ優れている。その結果、書換えによ
るトンネル絶縁膜の破壊がきわめて少ないメモリが実現
できる。また、電気的書換え可能な半導体メモリの場
合、プログラム時に、ドレイン領域11、あるいは、制御
ゲート電極８に約10V以上の高電圧を印加する。この電
圧を制御する回路が、同一基板上に形成されている。本
発明のメモリにおいては、その高電圧制御用トランジス
タのゲート絶縁膜として、チャネル領域上の酸化膜３と
CVDシリコンチッ化膜４との複合膜を用いることによ
り、ゲート耐圧の高いトランジスタを形成できる。
また、制御ゲート酸化膜８は、1000℃以上の高温で、
浮遊ゲート電極７の熱酸化により形成する。この工程
は、浮遊ゲート電極７が多結晶シリコンであるため、そ
の上の膜の品質を保つように高温熱酸化工程で製造せざ
るをえない。本発明のメモリでは、トンネル絶縁膜が酸
化チッ化膜であるために、このような高温熱処理工程で
あっても、トンネル絶縁膜の品質は劣化しない。従来
は、トンネル絶縁膜が、100Å程度のシリコン酸化膜で
形成されていたために、この制御ゲート酸化工程により
品質が低下するという問題があった。本発明のメモリ
は、制御ゲート電極９を浮遊ゲート電極７の上に形成し
た例で説明したが、制御ゲート電極９は、基板１の表面
に形成してもよい。しかし、第１図のような構造のメモ
リに、特に適している。即ち、酸化チッ化膜が高温工程
に強いからである。
浮遊ゲート電極７の熱酸化により形成する。この工程
は、浮遊ゲート電極７が多結晶シリコンであるため、そ
の上の膜の品質を保つように高温熱酸化工程で製造せざ
るをえない。本発明のメモリでは、トンネル絶縁膜が酸
化チッ化膜であるために、このような高温熱処理工程で
あっても、トンネル絶縁膜の品質は劣化しない。従来
は、トンネル絶縁膜が、100Å程度のシリコン酸化膜で
形成されていたために、この制御ゲート酸化工程により
品質が低下するという問題があった。本発明のメモリ
は、制御ゲート電極９を浮遊ゲート電極７の上に形成し
た例で説明したが、制御ゲート電極９は、基板１の表面
に形成してもよい。しかし、第１図のような構造のメモ
リに、特に適している。即ち、酸化チッ化膜が高温工程
に強いからである。
この発明は、以上説明したように、トンネル絶縁膜と
して、酸化チッ化膜を用いているために、後工程の制御
ゲート酸化の高温プロセスによる品質低下を防ぎ、書換
え回数の向上をする効果がある。
して、酸化チッ化膜を用いているために、後工程の制御
ゲート酸化の高温プロセスによる品質低下を防ぎ、書換
え回数の向上をする効果がある。
第１図（ａ）〜（ｇ）は、この発明にかかる半導体不揮
発性メモリの製造方法の工程順断面図であり、第２図
は、従来の半導体不揮発性メモリの断面図である。 ６……トンネル酸化チッ化膜 ７……浮遊ゲート電極 16……トンネル酸化膜
発性メモリの製造方法の工程順断面図であり、第２図
は、従来の半導体不揮発性メモリの断面図である。 ６……トンネル酸化チッ化膜 ７……浮遊ゲート電極 16……トンネル酸化膜
Claims (3)
- 【請求項１】第１導電型の半導体基板の表面にゲート絶
縁膜を形成する工程と、トンネル領域となる領域の前記
ゲート絶縁膜をエッチングすることによりトンネル領域
を形成する工程と、前記トンネル領域に100Å以下の熱
シリコン窒化膜を形成する工程と、前記熱シリコン窒化
膜を900℃以上の温度で熱酸化する工程と、前記ゲート
絶縁膜および前記熱シリコン窒化膜を熱酸化した酸化窒
化膜の上に浮遊ゲート電極を形成する工程よりなること
を特徴とする半導体不揮発性メモリの製造方法。 - 【請求項２】前記浮遊ゲート電極を1000℃以上の高温で
熱酸化することにより制御ゲート酸化膜を形成する工程
と、前記制御ゲート酸化膜の上に制御電極を形成する工
程を更に含む請求項１記載の半導体不揮発性メモリの製
造方法。 - 【請求項３】前記ゲート絶縁膜を形成する工程は、酸化
膜を形成する工程と、CVDシリコン窒化膜を形成する工
程より成る請求項１記載の半導体不揮発性メモリの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63138728A JP2696103B2 (ja) | 1988-06-06 | 1988-06-06 | 半導体不揮発性メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63138728A JP2696103B2 (ja) | 1988-06-06 | 1988-06-06 | 半導体不揮発性メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01307272A JPH01307272A (ja) | 1989-12-12 |
| JP2696103B2 true JP2696103B2 (ja) | 1998-01-14 |
Family
ID=15228770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63138728A Expired - Lifetime JP2696103B2 (ja) | 1988-06-06 | 1988-06-06 | 半導体不揮発性メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2696103B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4296128B2 (ja) | 2004-06-23 | 2009-07-15 | 株式会社東芝 | 不揮発性半導体メモリ装置及びその製造方法 |
| JP5032056B2 (ja) | 2005-07-25 | 2012-09-26 | 株式会社東芝 | 不揮発性半導体メモリ装置の製造方法 |
-
1988
- 1988-06-06 JP JP63138728A patent/JP2696103B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01307272A (ja) | 1989-12-12 |
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Legal Events
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|---|---|---|---|
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| R350 | Written notification of registration of transfer |
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