JP2836246B2 - 薄膜トランジスタ及び多層配線の製造方法 - Google Patents
薄膜トランジスタ及び多層配線の製造方法Info
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- JP2836246B2 JP2836246B2 JP2331580A JP33158090A JP2836246B2 JP 2836246 B2 JP2836246 B2 JP 2836246B2 JP 2331580 A JP2331580 A JP 2331580A JP 33158090 A JP33158090 A JP 33158090A JP 2836246 B2 JP2836246 B2 JP 2836246B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は薄膜トランジスタ及び多層配線の製造方法に
係り、特に薄膜トランジスタのチャネル保護膜を裏面露
光により形成する際に当該チャネル保護膜の絶縁層を多
層配線の層間絶縁層としても形成する薄膜トランジスタ
及び多層配線の製造方法に関する。
係り、特に薄膜トランジスタのチャネル保護膜を裏面露
光により形成する際に当該チャネル保護膜の絶縁層を多
層配線の層間絶縁層としても形成する薄膜トランジスタ
及び多層配線の製造方法に関する。
（従来の技術） 従来の薄膜トランジスタ及び多層配線は、各種の電子
デバイスに利用されているが、特に、ファクシミリやス
キャナ等のイメージセンサに利用されている場合があ
る。
デバイスに利用されているが、特に、ファクシミリやス
キャナ等のイメージセンサに利用されている場合があ
る。
従来のイメージセンサについて説明すると、特に従来
の密着型イメージセンサは、原稿等の画像情報を１対１
に投影し、電気信号に変換するものである。この場合、
投影した画像を多数の画素（受光素子）に分割し、各受
光素子で発生した電荷を薄膜トランジスタスイッチ素子
（TFT）を使って特定のブロック単位で多層配線の負荷
容量に一時蓄積して、電気信号として数百KHzから数MHz
までの速度で時系列的に順次読み出すTFT駆動型イメー
ジセンサがある。このTFT駆動型イメージセンサは、TFT
の動作により単一の駆動用ICで読み取りが可能となるの
で、イメージセンサを駆動する駆動用ICの個数を少なく
するものである。
の密着型イメージセンサは、原稿等の画像情報を１対１
に投影し、電気信号に変換するものである。この場合、
投影した画像を多数の画素（受光素子）に分割し、各受
光素子で発生した電荷を薄膜トランジスタスイッチ素子
（TFT）を使って特定のブロック単位で多層配線の負荷
容量に一時蓄積して、電気信号として数百KHzから数MHz
までの速度で時系列的に順次読み出すTFT駆動型イメー
ジセンサがある。このTFT駆動型イメージセンサは、TFT
の動作により単一の駆動用ICで読み取りが可能となるの
で、イメージセンサを駆動する駆動用ICの個数を少なく
するものである。
TFT駆動型イメージセンサは、例えば、その等価回路
図を第３図に示すように、原稿幅と略同じ長さのライン
状の受光素子アレイ11と、各受光素子11′に1:1に対応
する複数個の薄膜トランジスタTi,j（ｉ＝１〜N,j＝１
〜ｎ）から成る電荷転送部12と、多層配線13とから構成
されている。
図を第３図に示すように、原稿幅と略同じ長さのライン
状の受光素子アレイ11と、各受光素子11′に1:1に対応
する複数個の薄膜トランジスタTi,j（ｉ＝１〜N,j＝１
〜ｎ）から成る電荷転送部12と、多層配線13とから構成
されている。
前記受光素子アレイ11は、Ｎ個のブロックの受光素子
群に分割され、一つの受光素子群を形成するｎ個の受光
素子11′は、フォトダイオードPDi,j（ｉ＝１〜N,j＝１
〜ｎ）により等価的に表すことができる。各受光素子1
1′は各薄膜トランジスタTi,j（ｉ＝１〜N,j＝１〜ｎ）
のドレイン電極にそれぞれ接続されている。そして、薄
膜トランジスタTi,jのソース電極は、マトリックス状に
形成された多層配線13を介して受光素子群毎にｎ本の共
通信号線14及び負荷容量CLi（ｉ＝１〜ｎ）にそれぞれ
接続され、更に共通信号線14は駆動用IC15に接続されて
いる。
群に分割され、一つの受光素子群を形成するｎ個の受光
素子11′は、フォトダイオードPDi,j（ｉ＝１〜N,j＝１
〜ｎ）により等価的に表すことができる。各受光素子1
1′は各薄膜トランジスタTi,j（ｉ＝１〜N,j＝１〜ｎ）
のドレイン電極にそれぞれ接続されている。そして、薄
膜トランジスタTi,jのソース電極は、マトリックス状に
形成された多層配線13を介して受光素子群毎にｎ本の共
通信号線14及び負荷容量CLi（ｉ＝１〜ｎ）にそれぞれ
接続され、更に共通信号線14は駆動用IC15に接続されて
いる。
各薄膜トランジスタTi,jのゲート電極には、ブロック
毎に導通するようにゲートパルス発生回路（図示せず）
が接続されている。各受光素子11′で発生する光電荷は
一定時間受光素子の寄生容量CDi,j（ｉ＝１〜N,j＝１〜
ｎ）と薄膜トランジスタのドレイン・ゲート間のオーバ
ーラップ容量に蓄積された後、薄膜トランジスタTi,jを
電荷転送用のスイッチとして用いてブロック毎に順次多
層配線13の線間容量CLiに転送蓄積される。
毎に導通するようにゲートパルス発生回路（図示せず）
が接続されている。各受光素子11′で発生する光電荷は
一定時間受光素子の寄生容量CDi,j（ｉ＝１〜N,j＝１〜
ｎ）と薄膜トランジスタのドレイン・ゲート間のオーバ
ーラップ容量に蓄積された後、薄膜トランジスタTi,jを
電荷転送用のスイッチとして用いてブロック毎に順次多
層配線13の線間容量CLiに転送蓄積される。
すなわち、ゲートパルス発生回路からのゲートパルス
φG1により、第１のブロックの薄膜トランジスタT1,1〜
T1,nがオンとなり、第１のブロックの各受光素子11′で
発生して寄生容量CDi,j等に蓄積された電荷が各線間容
量CLiに転送蓄積される。そして、各線間容量CLiに蓄積
された電荷により各共通信号線14の電位が変化し、この
電圧値を駆動用IC15内のアナログスイッチSWi（ｉ＝１
〜ｎ）を順次オンして時系列的に出力線16に抽出する。
φG1により、第１のブロックの薄膜トランジスタT1,1〜
T1,nがオンとなり、第１のブロックの各受光素子11′で
発生して寄生容量CDi,j等に蓄積された電荷が各線間容
量CLiに転送蓄積される。そして、各線間容量CLiに蓄積
された電荷により各共通信号線14の電位が変化し、この
電圧値を駆動用IC15内のアナログスイッチSWi（ｉ＝１
〜ｎ）を順次オンして時系列的に出力線16に抽出する。
そして、ゲートパルスφG2〜φGnにより第２〜第Ｎの
ブロックの薄膜トランジスタT2,1〜T2,nからTN,1〜TN,n
までがそれぞれオンすることによりブロック毎に受光素
子側の電荷が転送され、順次読み出すことにより原稿の
主走査方向の１ラインの画像信号を得、ローラ等の原稿
送り手段（図示せず）により原稿を移動させて前記動作
を繰り返し、原稿全体の画像信号を得るものである（特
開昭63−9358号、特開昭63−67772号公報参照）。
ブロックの薄膜トランジスタT2,1〜T2,nからTN,1〜TN,n
までがそれぞれオンすることによりブロック毎に受光素
子側の電荷が転送され、順次読み出すことにより原稿の
主走査方向の１ラインの画像信号を得、ローラ等の原稿
送り手段（図示せず）により原稿を移動させて前記動作
を繰り返し、原稿全体の画像信号を得るものである（特
開昭63−9358号、特開昭63−67772号公報参照）。
上記従来の電荷転送部12の薄膜トランジスタ及び多層
配線13の具体的構成について、第４図にその断面説明図
を示して説明する。
配線13の具体的構成について、第４図にその断面説明図
を示して説明する。
従来の薄膜トランジスタは、ガラスまたはセラミック
等の絶縁性の基板21上にゲート電極25としてのクロム
（Cr1）層、ゲート絶縁膜26としての窒化シリコン（SiN
X1）膜、半導体活性層27としての水素化アモルファスシ
リコン（ａ−Si:H）層、チャネル保護膜29としての窒化
シリコン（SiNX2）膜、オーミックコンタクト層28とし
てのn+水素化アモルファスシリコン（n+a−Si:H）層、
撹拌防止層41部分と42部分としてのクロム（Cr2）層、
その上に絶縁層としてのポリイミド層40、更にその上に
ドレイン電極43部分とソース電極44部分となるアルミニ
ウム層及びａ−Si:H層の遮光用金属層としてのアルミニ
ウム層30とを順次積層した逆スタガ構造のトランジスタ
である。
等の絶縁性の基板21上にゲート電極25としてのクロム
（Cr1）層、ゲート絶縁膜26としての窒化シリコン（SiN
X1）膜、半導体活性層27としての水素化アモルファスシ
リコン（ａ−Si:H）層、チャネル保護膜29としての窒化
シリコン（SiNX2）膜、オーミックコンタクト層28とし
てのn+水素化アモルファスシリコン（n+a−Si:H）層、
撹拌防止層41部分と42部分としてのクロム（Cr2）層、
その上に絶縁層としてのポリイミド層40、更にその上に
ドレイン電極43部分とソース電極44部分となるアルミニ
ウム層及びａ−Si:H層の遮光用金属層としてのアルミニ
ウム層30とを順次積層した逆スタガ構造のトランジスタ
である。
そして、ドレイン電極43には受光素子の透明電極から
の配線30aが接続されている。ここで、オーミックコン
タクト層28は拡散防止層41に接触する部分28a層と拡散
防止層42に接触する部分28b層と分離して形成されてい
る。また、拡散防止層41部分と42部分としてのクロム
（Cr2）層はそのオーミックコンタクト層28の28a層と28
b層を覆うように形成されている。
の配線30aが接続されている。ここで、オーミックコン
タクト層28は拡散防止層41に接触する部分28a層と拡散
防止層42に接触する部分28b層と分離して形成されてい
る。また、拡散防止層41部分と42部分としてのクロム
（Cr2）層はそのオーミックコンタクト層28の28a層と28
b層を覆うように形成されている。
従来の多層配線13の構成は、マトリックス形状の多層
配線構造となっており、基板21上に下部配線31をクロム
層で形成され、上部配線32をアルミニウム層で形成さ
れ、上部配線31と下部配線32の間に薄膜トランジスタに
おけるゲート絶縁膜25の窒化シリコン（SiNX1）膜から
成る第１の絶縁層33a、薄膜トランジスタにおける半導
体活性層27として用いられた水素化アモルファスシリコ
ン（ａ−Si:H）層、薄膜トランジスタにおけるチャネル
保護膜29として用いられた層間絶縁層29′（SiNX2）、
それにポリイミド層40から成る第２の絶縁層33bを介し
て、配線層がマトリックス状に配置されている。そし
て、上下配線の接続部分は、コンタクトホール34で接続
されている。
配線構造となっており、基板21上に下部配線31をクロム
層で形成され、上部配線32をアルミニウム層で形成さ
れ、上部配線31と下部配線32の間に薄膜トランジスタに
おけるゲート絶縁膜25の窒化シリコン（SiNX1）膜から
成る第１の絶縁層33a、薄膜トランジスタにおける半導
体活性層27として用いられた水素化アモルファスシリコ
ン（ａ−Si:H）層、薄膜トランジスタにおけるチャネル
保護膜29として用いられた層間絶縁層29′（SiNX2）、
それにポリイミド層40から成る第２の絶縁層33bを介し
て、配線層がマトリックス状に配置されている。そし
て、上下配線の接続部分は、コンタクトホール34で接続
されている。
次に、従来の薄膜トランジスタ及び多層配線の製造方
法について説明する。
法について説明する。
まず、基板21上に、薄膜トランジスタのゲート電極25
と多層配線13の下部配線31となる第１のCr（Cr1）層をD
Cスパッタ法により着膜する。次にこのCr1をフォトリソ
エッチング工程によりパターニングして、薄膜トランジ
スタのゲート電極25のパターンと多層配線13の下部配線
31のパターンを形成する。Cr1のパターン上に薄膜トラ
ンジスタのゲート絶縁膜26と、その上の半導体活性層27
と、またその上のチャネル保護膜29を形成するために、
SiNX1、ａ−Si:H、SiNX2の順に真空を破らずにプラズマ
CVD（Ｐ−CVD）により着膜する。ゲート絶縁膜26及びチ
ャネル保護膜29の絶縁層は、同時に多層配線13における
第１の絶縁層33a及び層間絶縁層29′をも形成するもの
である。
と多層配線13の下部配線31となる第１のCr（Cr1）層をD
Cスパッタ法により着膜する。次にこのCr1をフォトリソ
エッチング工程によりパターニングして、薄膜トランジ
スタのゲート電極25のパターンと多層配線13の下部配線
31のパターンを形成する。Cr1のパターン上に薄膜トラ
ンジスタのゲート絶縁膜26と、その上の半導体活性層27
と、またその上のチャネル保護膜29を形成するために、
SiNX1、ａ−Si:H、SiNX2の順に真空を破らずにプラズマ
CVD（Ｐ−CVD）により着膜する。ゲート絶縁膜26及びチ
ャネル保護膜29の絶縁層は、同時に多層配線13における
第１の絶縁層33a及び層間絶縁層29′をも形成するもの
である。
次に、ゲート電極25を対応するような形状でチャネル
保護膜29のパターンを形成するためにゲート絶縁膜26上
にレジストを塗布し、そして基板21の裏方向からゲート
電極25の形状パターンをマスクとしてを用いて裏面露光
を行い、現像して、エッチングを行う。これによりチャ
ネル保護膜29のパターンが形成される。但し、この場
合、多層配線13部分においても裏面露光により下部配線
31上にチャネル保護膜29のSiNX層の層間絶縁層29′が形
成されることになる。
保護膜29のパターンを形成するためにゲート絶縁膜26上
にレジストを塗布し、そして基板21の裏方向からゲート
電極25の形状パターンをマスクとしてを用いて裏面露光
を行い、現像して、エッチングを行う。これによりチャ
ネル保護膜29のパターンが形成される。但し、この場
合、多層配線13部分においても裏面露光により下部配線
31上にチャネル保護膜29のSiNX層の層間絶縁層29′が形
成されることになる。
その上にオーミックコンタクト層28としてn+型のａ−
Si:HをＰ−CVDにより着膜する。次に、薄膜トランジス
タの拡散防止層41、42となる第２のCr（Cr2）層をDCマ
グネトロンスパッタにより着膜する。
Si:HをＰ−CVDにより着膜する。次に、薄膜トランジス
タの拡散防止層41、42となる第２のCr（Cr2）層をDCマ
グネトロンスパッタにより着膜する。
次に、薄膜トランジスタの拡散防止層41、42のCr2を
フォトリソ工程とエッチング工程でパターニングして、
拡散防止層41、42のパターンを形成する。薄膜トランジ
スタ部分をCF4とO2の混合ガスを用いてエッチングする
と、Cr2とSiNxのない部分がエッチングされ、つまりａ
−Si:H層とn+a−Si:H層のパターンが形成される。これ
により、薄膜トランジスタのオーミックコンタクト層28
のn+型のａ−Si:H層および半導体活性層27のａ−Si:H層
がエッチングされる。
フォトリソ工程とエッチング工程でパターニングして、
拡散防止層41、42のパターンを形成する。薄膜トランジ
スタ部分をCF4とO2の混合ガスを用いてエッチングする
と、Cr2とSiNxのない部分がエッチングされ、つまりａ
−Si:H層とn+a−Si:H層のパターンが形成される。これ
により、薄膜トランジスタのオーミックコンタクト層28
のn+型のａ−Si:H層および半導体活性層27のａ−Si:H層
がエッチングされる。
次に、多層配線13部分については、別のフォトリソマ
スクを用い、コンタクトホール34が第１の絶縁層33aに
形成されるようにパターニングすることにする。
スクを用い、コンタクトホール34が第１の絶縁層33aに
形成されるようにパターニングすることにする。
そして、イメージセンサ全体を覆うように第２の絶縁
層33bとなるポリイミド層40を塗布し、プリベークを行
ってフォトリソエッチング工程でパターン形成を行い、
再度ベーキングする。これにより、各配線のコンタクト
部分が形成される。この後に、コンタクトホール34等の
残ったポリイミドを完全に除去するために、Descumを行
う。
層33bとなるポリイミド層40を塗布し、プリベークを行
ってフォトリソエッチング工程でパターン形成を行い、
再度ベーキングする。これにより、各配線のコンタクト
部分が形成される。この後に、コンタクトホール34等の
残ったポリイミドを完全に除去するために、Descumを行
う。
次に、アルミニウム（Al）をDCマグネトロンスパッタ
によりイメージセンサ全体を覆うように着膜し、所望の
パターンを得るためにフォトリソエッチング工程でパタ
ーニングする。これにより、薄膜トランジスタのドレイ
ン電極43部分とソース電極44部分のアルミニウム層、ａ
−Si:H層の遮光用金属層としてのアルミニウム層30、更
にドレイン電極43への配線30a部分とソース電極44から
多層配線13への配線30b部分、そして多層配線13にける
上部配線32とが形成される。
によりイメージセンサ全体を覆うように着膜し、所望の
パターンを得るためにフォトリソエッチング工程でパタ
ーニングする。これにより、薄膜トランジスタのドレイ
ン電極43部分とソース電極44部分のアルミニウム層、ａ
−Si:H層の遮光用金属層としてのアルミニウム層30、更
にドレイン電極43への配線30a部分とソース電極44から
多層配線13への配線30b部分、そして多層配線13にける
上部配線32とが形成される。
最後に、パシベーション層（図示せず）であるポリイ
ミドを塗布し、プリベークを行った後にフォトリソエッ
チング工程でパターニングを行い、さらにベーキングし
てパシベーション層を形成する。この後、Descumを行
い、不要に残っているポリイミドを取り除く。このよう
にして、薄膜トランジスタ及び多層配線が製造される。
ミドを塗布し、プリベークを行った後にフォトリソエッ
チング工程でパターニングを行い、さらにベーキングし
てパシベーション層を形成する。この後、Descumを行
い、不要に残っているポリイミドを取り除く。このよう
にして、薄膜トランジスタ及び多層配線が製造される。
上記に示したように、多層配線部分において層間絶縁
膜を多層にした従来技術としては、特開昭62−263680号
公報、特開昭59−191353号公報、特開昭57−68050号公
報記載の技術がある。
膜を多層にした従来技術としては、特開昭62−263680号
公報、特開昭59−191353号公報、特開昭57−68050号公
報記載の技術がある。
（発明が解決しようとする課題） しかしながら、上記のような従来の薄膜トランジスタ
及び多層配線の製造方法では、薄膜トランジスタのチャ
ネル保護膜29のパターンを、正確にパターン形成ができ
る裏面露光により形成する場合に、多層配線13部分にお
いても裏面露光が行われ、下部配線31のパターンとほぼ
同様のパターンが下部配線31の上の層間絶縁膜29′にも
形成される。従って、下部配線31のパターンの上に第１
の絶縁層33aを介してａ−Si:H層と層間絶縁層29′のパ
ターンが同じように形成され、その上にポリイミドの第
２の絶縁層33bを介して上部配線32が形成されることに
なる。
及び多層配線の製造方法では、薄膜トランジスタのチャ
ネル保護膜29のパターンを、正確にパターン形成ができ
る裏面露光により形成する場合に、多層配線13部分にお
いても裏面露光が行われ、下部配線31のパターンとほぼ
同様のパターンが下部配線31の上の層間絶縁膜29′にも
形成される。従って、下部配線31のパターンの上に第１
の絶縁層33aを介してａ−Si:H層と層間絶縁層29′のパ
ターンが同じように形成され、その上にポリイミドの第
２の絶縁層33bを介して上部配線32が形成されることに
なる。
このように形成された多層配線13は、第４図に示すよ
うに、ポリイミド層40の第２の絶縁層33b上に形成され
た上部配線32に大きな凹凸ができ、上部配線32の形状で
段差が大きくなるため、上部配線32に段切れを起こし易
くなるとの問題点があった。
うに、ポリイミド層40の第２の絶縁層33b上に形成され
た上部配線32に大きな凹凸ができ、上部配線32の形状で
段差が大きくなるため、上部配線32に段切れを起こし易
くなるとの問題点があった。
また、チャネル保護膜29で用いた層間絶縁層29′をパ
ターニングする際に層間絶縁層29′にサイドエッチが入
り下部配線31のパターン幅より少し細いパターンにて形
成されるので、サイドエッチが入った部分においては上
部配線32と下部配線31部分の間が接近しているのため
に、その間にショートが起こり易くなるとの問題点があ
った。
ターニングする際に層間絶縁層29′にサイドエッチが入
り下部配線31のパターン幅より少し細いパターンにて形
成されるので、サイドエッチが入った部分においては上
部配線32と下部配線31部分の間が接近しているのため
に、その間にショートが起こり易くなるとの問題点があ
った。
本発明は上記実情に鑑みてなされたもので、薄膜トラ
ンジスタ及び多層配線の製造方法において、多層配線に
おける上部配線の段切れを防止し、上部配線と下部配線
との間に起こるショートを防止できる薄膜トランジスタ
及び多層配線の製造方法を提供することを目的とする。
ンジスタ及び多層配線の製造方法において、多層配線に
おける上部配線の段切れを防止し、上部配線と下部配線
との間に起こるショートを防止できる薄膜トランジスタ
及び多層配線の製造方法を提供することを目的とする。
（課題を解決するための手段） 上記従来例の問題点を解決するための本発明は、基板
上にゲート電極、ゲート絶縁膜、半導体活性層、チャネ
ル保護膜を積層し、前記チャネル保護膜を挟んでオーミ
ックコンタクト層と拡散防止層を分割して積層し、前記
分割された拡散防止層の上にそれぞれソース電極とドレ
イン電極を形成した薄膜トランジスタと、前記基板上に
下部配線と上部配線とをマトリックス形状に形成した多
層配線とを製造する方法において、前記チャネル保護膜
の絶縁層を着膜した後に第１のレジストを積層する第１
のレジスト積層工程と、前記第１のレジストの前記多層
配線で前記チャネル保護膜を層間絶縁層として利用する
部分を残すよう第１の露光工程と第１の現像工程とを有
する第１のレジストパターン形成工程と、前記第１のレ
ジストパターンをベークするベーク工程と、前記第１の
レジストパターンの上に第２のレジストを積層する第２
のレジスト積層工程と、前記基板裏面から露光する第２
の露光工程と、前記基板表面から前記多層配線部分のみ
を露光する第３の露光工程と、前記第２のレジストを現
像して第２のレジストパターンを形成する第２の現像工
程と、前記チャネル保護膜の絶縁層を前記第１のレジス
トパターンと前記第２のレジストパターンとをマスクと
してエッチング除去するチャネル保護膜の絶縁層エッチ
ング工程と、を具備することを特徴としている。
上にゲート電極、ゲート絶縁膜、半導体活性層、チャネ
ル保護膜を積層し、前記チャネル保護膜を挟んでオーミ
ックコンタクト層と拡散防止層を分割して積層し、前記
分割された拡散防止層の上にそれぞれソース電極とドレ
イン電極を形成した薄膜トランジスタと、前記基板上に
下部配線と上部配線とをマトリックス形状に形成した多
層配線とを製造する方法において、前記チャネル保護膜
の絶縁層を着膜した後に第１のレジストを積層する第１
のレジスト積層工程と、前記第１のレジストの前記多層
配線で前記チャネル保護膜を層間絶縁層として利用する
部分を残すよう第１の露光工程と第１の現像工程とを有
する第１のレジストパターン形成工程と、前記第１のレ
ジストパターンをベークするベーク工程と、前記第１の
レジストパターンの上に第２のレジストを積層する第２
のレジスト積層工程と、前記基板裏面から露光する第２
の露光工程と、前記基板表面から前記多層配線部分のみ
を露光する第３の露光工程と、前記第２のレジストを現
像して第２のレジストパターンを形成する第２の現像工
程と、前記チャネル保護膜の絶縁層を前記第１のレジス
トパターンと前記第２のレジストパターンとをマスクと
してエッチング除去するチャネル保護膜の絶縁層エッチ
ング工程と、を具備することを特徴としている。
（作用） 本発明によれば、薄膜トランジスタのチャネル保護膜
のパターンを裏面露光により形成する前に、多層配線に
おいて下部配線の上部にゲート絶縁膜の絶縁層と半導体
活性層とチャネル保護膜の層間絶縁層とを介して幅広く
第１のレジストパターンを形成し、この第１のレジスト
パターンをベークした後に、この上に第２のレジストを
塗布して薄膜トランジスタ部分と多層配線部分を裏面露
光し、多層配線部分のみを表面から全面露光を行い、第
２のレジストを現像して、第２のレジストパターンを形
成し、第１のレジストパターンと第２のレジストパター
ンに従ってエッチングして薄膜トランジスタのチャネル
保護膜のパターンと多層配線の層間絶縁層のパターンを
形成する製造方法としているので、多層配線において層
間絶縁層を下部配線の幅以上に広く形成でき、そのため
ポリイミドの絶縁層上に形成される上部配線には大きな
凹凸ができず、上部配線の形状について段差が大きくな
らないため、上部配線に段切れが起こりにくく、また、
上部配線と下部配線の間に層間絶縁層が幅広く形成され
ているために、上部配線と下部配線の間が接近すること
がなく、そのため上下配線間にショートが起こりにくく
なる。
のパターンを裏面露光により形成する前に、多層配線に
おいて下部配線の上部にゲート絶縁膜の絶縁層と半導体
活性層とチャネル保護膜の層間絶縁層とを介して幅広く
第１のレジストパターンを形成し、この第１のレジスト
パターンをベークした後に、この上に第２のレジストを
塗布して薄膜トランジスタ部分と多層配線部分を裏面露
光し、多層配線部分のみを表面から全面露光を行い、第
２のレジストを現像して、第２のレジストパターンを形
成し、第１のレジストパターンと第２のレジストパター
ンに従ってエッチングして薄膜トランジスタのチャネル
保護膜のパターンと多層配線の層間絶縁層のパターンを
形成する製造方法としているので、多層配線において層
間絶縁層を下部配線の幅以上に広く形成でき、そのため
ポリイミドの絶縁層上に形成される上部配線には大きな
凹凸ができず、上部配線の形状について段差が大きくな
らないため、上部配線に段切れが起こりにくく、また、
上部配線と下部配線の間に層間絶縁層が幅広く形成され
ているために、上部配線と下部配線の間が接近すること
がなく、そのため上下配線間にショートが起こりにくく
なる。
（実施例） 本発明の一実施例について図面を参照しながら説明す
る。
る。
第１図は、本実施例に係る薄膜トランジスタ部分及び
多層配線部分の断面説明図である。第４図と同様の構成
をとる部分については同一の符号を用いて説明する。
多層配線部分の断面説明図である。第４図と同様の構成
をとる部分については同一の符号を用いて説明する。
まず、薄膜トランジスタの構成は、ガラス等の透明な
絶縁性の基板21上にゲート電極25としてのクロム（Cr
1）層、ゲート絶縁膜26としての窒化シリコン（SiNX1）
膜、半導体活性層27としての水素化アモルファスシリコ
ン（ａ−Si:H）層、チャネル保護膜29としての窒化シリ
コン（SiNX2）膜、オーミックコンタクト層28としてのn
+水素化アモルファスシリコン（n+a−Si:H）層、拡散防
止層41部分と42部分としてのクロム（Cr2）層、その上
に絶縁層としてのポリイミド層40、更にその上にドレイ
ン電極43部分とソース電極44部分となるアルミニウム層
及びａ−Si:H層の遮光用金属層としてのアルミニウム層
30とを順次積層した逆スタガ構造のトランジスタであ
る。
絶縁性の基板21上にゲート電極25としてのクロム（Cr
1）層、ゲート絶縁膜26としての窒化シリコン（SiNX1）
膜、半導体活性層27としての水素化アモルファスシリコ
ン（ａ−Si:H）層、チャネル保護膜29としての窒化シリ
コン（SiNX2）膜、オーミックコンタクト層28としてのn
+水素化アモルファスシリコン（n+a−Si:H）層、拡散防
止層41部分と42部分としてのクロム（Cr2）層、その上
に絶縁層としてのポリイミド層40、更にその上にドレイ
ン電極43部分とソース電極44部分となるアルミニウム層
及びａ−Si:H層の遮光用金属層としてのアルミニウム層
30とを順次積層した逆スタガ構造のトランジスタであ
る。
遮光用金属層としてのアルミニウム層30は、チャネル
保護膜29を透過してａ−Si:H層に光が入り込んで光電変
換作用を引き起こすのを防止するために設けられてい
る。ここで、オーミックコンタクト層28は拡散防止層41
に接触する部分28a層と拡散防止層42に接触する部分28b
層と分離して形成されている。また、拡散防止層41部分
と42部分としてのクロム（Cr2）層はそのオーミックコ
ンタクト層28aと28bを覆うように形成されている。
保護膜29を透過してａ−Si:H層に光が入り込んで光電変
換作用を引き起こすのを防止するために設けられてい
る。ここで、オーミックコンタクト層28は拡散防止層41
に接触する部分28a層と拡散防止層42に接触する部分28b
層と分離して形成されている。また、拡散防止層41部分
と42部分としてのクロム（Cr2）層はそのオーミックコ
ンタクト層28aと28bを覆うように形成されている。
上記拡散防止層41、42のクロム（Cr2）層は、ドレイ
ン電極43とソース電極44のアルミニウムの蒸着またはス
パッタ法による着膜時のダメージを防ぎ、オーミックコ
ンタクト層28のn+a−Si:Hの特性を保持する役割を果た
している。
ン電極43とソース電極44のアルミニウムの蒸着またはス
パッタ法による着膜時のダメージを防ぎ、オーミックコ
ンタクト層28のn+a−Si:Hの特性を保持する役割を果た
している。
そして、当該薄膜トランジスタがイメージセンサに用
いられている場合には、ドレイン電極43には受光素子の
透明電極からの配線30aが接続され、ソース電極44には
多層配線13へのアルミニウムの配線30bが接続されてい
る。
いられている場合には、ドレイン電極43には受光素子の
透明電極からの配線30aが接続され、ソース電極44には
多層配線13へのアルミニウムの配線30bが接続されてい
る。
また、上記半導体活性層27としてpoly−Si等の別の材
料を用いても同様の効果が得られる。
料を用いても同様の効果が得られる。
次に、マトリックス形状の多層配線13の構成を説明す
る。
る。
多層配線13の構成は、マトリックス形状の多層配線構
造となっており、基板21上に下部配線31をクロム（Cr
1）層で、上部配線32をアルミニウム（Al）層で形成さ
れ、上部配線31と下部配線32の間には、ゲート絶縁膜26
で用いられた窒化シリコン（SiNX1）から成る第１の絶
縁層33a、薄膜トランジスタにおける半導体活性層27と
して用いられた水素化アモルファスシリコン（ａ−Si:
H）層、薄膜トランジスタにおけるチャネル保護膜29と
して用いられた層間絶縁層29′（SiNX2）、それにポリ
イミドから成る第２の絶縁層33bを介して、配線層がマ
トリックス状に配置されている。そして、上下配線の接
続部分は、コンタクトホール34で接続されている。
造となっており、基板21上に下部配線31をクロム（Cr
1）層で、上部配線32をアルミニウム（Al）層で形成さ
れ、上部配線31と下部配線32の間には、ゲート絶縁膜26
で用いられた窒化シリコン（SiNX1）から成る第１の絶
縁層33a、薄膜トランジスタにおける半導体活性層27と
して用いられた水素化アモルファスシリコン（ａ−Si:
H）層、薄膜トランジスタにおけるチャネル保護膜29と
して用いられた層間絶縁層29′（SiNX2）、それにポリ
イミドから成る第２の絶縁層33bを介して、配線層がマ
トリックス状に配置されている。そして、上下配線の接
続部分は、コンタクトホール34で接続されている。
また、多層配線13において、平行に配列された信号線
の配線の間にアース線を配置することも考えられる。こ
れにより隣接する配線間におけるクロストークの発生を
防止することができる。
の配線の間にアース線を配置することも考えられる。こ
れにより隣接する配線間におけるクロストークの発生を
防止することができる。
次に、本実施例の薄膜トランジタ（TFT）及び多層配
線の製造方法について、製造プロセスを示す薄膜トラン
ジスタ及び多層配線の断面説明図である第２図（ａ）〜
（ｋ）を使って説明する。
線の製造方法について、製造プロセスを示す薄膜トラン
ジスタ及び多層配線の断面説明図である第２図（ａ）〜
（ｋ）を使って説明する。
まず、検査、洗浄されたガラス等の基板21上に、ゲー
ト電極25と多層配線13の下部配線31となる第１のCr（Cr
1）をDCスパッタ法により750Å程度の厚さで着膜する。
次にこのCr1をフォトリソ工程により、そして硝酸セリ
ウムアンモニウム、過塩素酸、水の混合液を用いたエッ
チング工程によりパターニングして、ゲート電極25のパ
ターンと多層配線13の下部配線31のパターンを形成し、
レジストを剥離する（第２図（ａ）参照）。
ト電極25と多層配線13の下部配線31となる第１のCr（Cr
1）をDCスパッタ法により750Å程度の厚さで着膜する。
次にこのCr1をフォトリソ工程により、そして硝酸セリ
ウムアンモニウム、過塩素酸、水の混合液を用いたエッ
チング工程によりパターニングして、ゲート電極25のパ
ターンと多層配線13の下部配線31のパターンを形成し、
レジストを剥離する（第２図（ａ）参照）。
Cr1のパターン上に薄膜トランジスタのゲート絶縁膜2
6と、その上の半導体活性層27と、またその上のチャネ
ル保護膜29を形成するために、SiNX1を3000Å程度の厚
さで、ａ−Si:Hを1000Å程度の厚さで、SiNX2を2000Å
程度の厚さで順に真空を破らずにプラズマCVD（Ｐ−CV
D）により着膜する（第２図（ｂ）参照）。真空を破ら
ずに連続的に着膜することでそれぞれの界面の汚染を防
ぐことができ、S/N比の向上を図ることができる。ゲー
ト絶縁膜26の絶縁層は、同時に多層配線13における第１
の絶縁層33aをも形成し、チャネル保護膜29の絶縁層
は、同時に多層配線13における層間絶縁層29′をも形成
するものである。
6と、その上の半導体活性層27と、またその上のチャネ
ル保護膜29を形成するために、SiNX1を3000Å程度の厚
さで、ａ−Si:Hを1000Å程度の厚さで、SiNX2を2000Å
程度の厚さで順に真空を破らずにプラズマCVD（Ｐ−CV
D）により着膜する（第２図（ｂ）参照）。真空を破ら
ずに連続的に着膜することでそれぞれの界面の汚染を防
ぐことができ、S/N比の向上を図ることができる。ゲー
ト絶縁膜26の絶縁層は、同時に多層配線13における第１
の絶縁層33aをも形成し、チャネル保護膜29の絶縁層
は、同時に多層配線13における層間絶縁層29′をも形成
するものである。
ゲート絶縁膜26の絶縁層（SiNX1）をＰ−CVDで形成す
る条件は、基板温度が300〜400℃で、SiH4とNH3のガス
圧力が0.1〜0.5Torrで、SiH4ガス流量が10〜50sccmで、
NH3のガス流量が100〜300sccmで、RFパワーが50〜200W
である。
る条件は、基板温度が300〜400℃で、SiH4とNH3のガス
圧力が0.1〜0.5Torrで、SiH4ガス流量が10〜50sccmで、
NH3のガス流量が100〜300sccmで、RFパワーが50〜200W
である。
半導体活性層27のａ−Si:H膜をＰ−CVDで形成する条
件は、基板温度が200〜300℃で、SiH4のガス圧力が0.1
〜0.5Torrで、SiH4ガス流量が100〜300sccmで、RFパワ
ーが50〜200Wである。
件は、基板温度が200〜300℃で、SiH4のガス圧力が0.1
〜0.5Torrで、SiH4ガス流量が100〜300sccmで、RFパワ
ーが50〜200Wである。
チャネル保護膜29の絶縁層（SiNX2）をＰ−CVDで形成
する条件は、基板温度が200〜300℃で、SiH4とNH3のガ
ス圧力が0.1〜0.5Torrで、SiH4ガス流量が10〜50sccm
で、NH3のガス流量が100〜300sccmで、RFパワーが50〜2
00Wである。
する条件は、基板温度が200〜300℃で、SiH4とNH3のガ
ス圧力が0.1〜0.5Torrで、SiH4ガス流量が10〜50sccm
で、NH3のガス流量が100〜300sccmで、RFパワーが50〜2
00Wである。
次に、ゲート電極25に対応するような形状でチャネル
保護膜29のパターンを形成するために、また多層配線13
の層間絶縁層29′のパターンを形成するために、以下の
処理を行う。薄膜トランジスタのチャネル保護膜29と多
層配線13の層間絶縁層29′の絶縁層（SiNX2）の上に、
第１のポジレジストを塗布し、フォトリソマスクを用い
て多層配線13部分において層間絶縁層29′のパターンを
形成するために下部配線31部分の上部を広く覆うような
レジストパターン（第１のレジストパターン45）となる
ように露光、現像を行う（第２図（ｃ）参照）。そし
て、第１のレジストパターン45にて約150℃で15分間ポ
ストベークを施した後、更に第２のポジレジスト46′を
塗布する（第２図（ｄ）参照）。
保護膜29のパターンを形成するために、また多層配線13
の層間絶縁層29′のパターンを形成するために、以下の
処理を行う。薄膜トランジスタのチャネル保護膜29と多
層配線13の層間絶縁層29′の絶縁層（SiNX2）の上に、
第１のポジレジストを塗布し、フォトリソマスクを用い
て多層配線13部分において層間絶縁層29′のパターンを
形成するために下部配線31部分の上部を広く覆うような
レジストパターン（第１のレジストパターン45）となる
ように露光、現像を行う（第２図（ｃ）参照）。そし
て、第１のレジストパターン45にて約150℃で15分間ポ
ストベークを施した後、更に第２のポジレジスト46′を
塗布する（第２図（ｄ）参照）。
この後に、基板21の裏面から裏面露光を行い、この
後、更に多層配線13部分についてのみ基板21の表面から
全面露光を行い、現像液で現像して、薄膜トランジスタ
のゲート電極25に位置整合したチャネル保護膜29のレジ
ストパターンとなるような第２のレジストパターン46の
形成を行う。この場合、薄膜トランジスタにおいてはチ
ャネル保護膜29上に第２のレジストパターン46が形成さ
れ、多層配線13においては層間絶縁層29′上に第１のレ
ジストパターン45が形成されている状態となる（第２図
（ｅ）参照）。
後、更に多層配線13部分についてのみ基板21の表面から
全面露光を行い、現像液で現像して、薄膜トランジスタ
のゲート電極25に位置整合したチャネル保護膜29のレジ
ストパターンとなるような第２のレジストパターン46の
形成を行う。この場合、薄膜トランジスタにおいてはチ
ャネル保護膜29上に第２のレジストパターン46が形成さ
れ、多層配線13においては層間絶縁層29′上に第１のレ
ジストパターン45が形成されている状態となる（第２図
（ｅ）参照）。
つまり、多層配線13部分において裏面露光を行った際
に、下部配線31上に形成された第１のレジストパターン
45がポストベークが施されているために、第１のレジス
トパターン45は裏面露光によって感光しにくくなり、従
って現像液にも不溶となる。そのため、第２のポジレジ
スト46′の感光した部分が現像されて溶解しても、第１
のレジストパターン45は層間絶縁層29′上に残ることに
なる。
に、下部配線31上に形成された第１のレジストパターン
45がポストベークが施されているために、第１のレジス
トパターン45は裏面露光によって感光しにくくなり、従
って現像液にも不溶となる。そのため、第２のポジレジ
スト46′の感光した部分が現像されて溶解しても、第１
のレジストパターン45は層間絶縁層29′上に残ることに
なる。
このように形成された第１のレジストパターン45と第
２のレジストパターン46に従って、HFとNH4Fの混合液で
エッチングを行い、レジスト剥離を行って、薄膜トラン
ジスタにおけるチャネル保護膜29のパターンと多層配線
13における層間絶縁層29′のパターンを形成する。
２のレジストパターン46に従って、HFとNH4Fの混合液で
エッチングを行い、レジスト剥離を行って、薄膜トラン
ジスタにおけるチャネル保護膜29のパターンと多層配線
13における層間絶縁層29′のパターンを形成する。
さらにBHF処理を行い、その上にオーミックコンタク
ト層28としてn+型のａ−Si:HをSiHとPH3の混合ガスを用
いたＰ−CVDにより1000Å程度の厚さで着膜する。次
に、薄膜トランジスタの拡散防止層41、42となる第２の
Cr（Cr2）層をDCマグネトロンスパッタにより1500Å程
度の厚さで着膜する（第２図（ｆ）参照）。この時、そ
れぞれの着膜の前にアルカリ洗浄を行う。
ト層28としてn+型のａ−Si:HをSiHとPH3の混合ガスを用
いたＰ−CVDにより1000Å程度の厚さで着膜する。次
に、薄膜トランジスタの拡散防止層41、42となる第２の
Cr（Cr2）層をDCマグネトロンスパッタにより1500Å程
度の厚さで着膜する（第２図（ｆ）参照）。この時、そ
れぞれの着膜の前にアルカリ洗浄を行う。
次に、薄膜トランジスタの拡散防止層41、42のCr層と
なるCr2をフォトリソ工程により、そして硝酸セリウム
アンモニウム、過塩素酸、水の混合液を用いたエッチン
グ工程でパターニングを行う（第２図（ｇ）参照）。但
し、拡散防止層41、42上のレジスト47は、剥離せず、残
しておくことにする。
なるCr2をフォトリソ工程により、そして硝酸セリウム
アンモニウム、過塩素酸、水の混合液を用いたエッチン
グ工程でパターニングを行う（第２図（ｇ）参照）。但
し、拡散防止層41、42上のレジスト47は、剥離せず、残
しておくことにする。
そして、薄膜トランジスタ部分及び多層配線13部分を
CF4とO2の混合ガスを用いたドライエッチング又はフッ
硝酸系のウェットエッチングを行うと、Cr2とSiNX2のな
い部分がエッチングされ、つまりａ−Si:H層とn+a−Si:
H層のパターンが形成される（第２図（ｈ）参照）。
CF4とO2の混合ガスを用いたドライエッチング又はフッ
硝酸系のウェットエッチングを行うと、Cr2とSiNX2のな
い部分がエッチングされ、つまりａ−Si:H層とn+a−Si:
H層のパターンが形成される（第２図（ｈ）参照）。
これにより、薄膜トランジスタのオーミックコンタク
ト層28のn+型のａ−Si:H層および半導体活性層27のａ−
Si:H層がエッチングされる。また、多層配線13部分につ
いても、Cr2とSiNX2のない部分がエッチングされ、多層
配線13部分のａ−Si:H層とn+a−Si:H層がパターニング
されることになる。そして拡散防止層41、42上のレジス
ト47を剥離し、拡散防止層41と42のパターンが形成され
る。
ト層28のn+型のａ−Si:H層および半導体活性層27のａ−
Si:H層がエッチングされる。また、多層配線13部分につ
いても、Cr2とSiNX2のない部分がエッチングされ、多層
配線13部分のａ−Si:H層とn+a−Si:H層がパターニング
されることになる。そして拡散防止層41、42上のレジス
ト47を剥離し、拡散防止層41と42のパターンが形成され
る。
次に、薄膜トランジスタのゲート絶縁膜26の基板21上
における全体のパターンおよび多層配線13の第１の絶縁
層33aにおけるコンタクトホール34を形成するために、S
iNX1をSF6＋C2ClF5の混合ガスを用いたフォトリソエッ
チング工程によりパターニングする（第２図（ｉ）参
照）。
における全体のパターンおよび多層配線13の第１の絶縁
層33aにおけるコンタクトホール34を形成するために、S
iNX1をSF6＋C2ClF5の混合ガスを用いたフォトリソエッ
チング工程によりパターニングする（第２図（ｉ）参
照）。
そして、全体を覆うように第２の絶縁層33bとなるポ
リイミドを約１μｍ程度の厚さで塗布し、160℃程度で
プリベークを行ってフォトリソエッチング工程でパター
ン形成を行い、再度ベーキングする（第２図（ｊ）参
照）。これにより、薄膜トランジスタにおいては、アル
ミニウムのドレイン電極43が接続するコンタクト部分と
ソース電極44が接続するコンタクト部分と、さらに多層
配線13にいて上下間の配線を接続するコンタクトホール
34が形成される。この後に、ホール34等の残ったポリイ
ミドを完全に除去するために、O2でプラズマにさらすDe
scumを行う。
リイミドを約１μｍ程度の厚さで塗布し、160℃程度で
プリベークを行ってフォトリソエッチング工程でパター
ン形成を行い、再度ベーキングする（第２図（ｊ）参
照）。これにより、薄膜トランジスタにおいては、アル
ミニウムのドレイン電極43が接続するコンタクト部分と
ソース電極44が接続するコンタクト部分と、さらに多層
配線13にいて上下間の配線を接続するコンタクトホール
34が形成される。この後に、ホール34等の残ったポリイ
ミドを完全に除去するために、O2でプラズマにさらすDe
scumを行う。
次に、アルミニウム（Al）をDCマグネトロンスパッタ
により全体を覆うように約１μｍ程度の厚さで着膜し、
所望のパターンを得るためにリン酸系の溶液を用いたフ
ォトリソエッチング工程でパターニングしてレジストを
除去する。これにより、薄膜トランジスタのドレイン電
極43部分とソース電極44部分、ドレイン電極43への配線
30a部分、ソース電極44から多層配線13への配線30b部
分、さらに多層配線13について上部配線32が形成される
（第２図（ｋ）参照）。
により全体を覆うように約１μｍ程度の厚さで着膜し、
所望のパターンを得るためにリン酸系の溶液を用いたフ
ォトリソエッチング工程でパターニングしてレジストを
除去する。これにより、薄膜トランジスタのドレイン電
極43部分とソース電極44部分、ドレイン電極43への配線
30a部分、ソース電極44から多層配線13への配線30b部
分、さらに多層配線13について上部配線32が形成される
（第２図（ｋ）参照）。
最後に、パシベーション層（図示せず）であるポリイ
ミドを厚さ３μｍ程度塗布し、プリベークを行った後に
フォトッリソエッチング工程でパターニングを行い、さ
らにベーキングしてパシベーション層を形成する。この
後、Descumを行い、不要に残っているポリイミドを取り
除く。
ミドを厚さ３μｍ程度塗布し、プリベークを行った後に
フォトッリソエッチング工程でパターニングを行い、さ
らにベーキングしてパシベーション層を形成する。この
後、Descumを行い、不要に残っているポリイミドを取り
除く。
本実施例によれば、薄膜トランジスタのチャネル保護
膜29のパターンを裏面露光により形成する前に、多層配
線13において下部配線31の上部にゲート絶縁膜26の第１
の絶縁層33aと半導体活性層27のａ−Si:H層とチャネル
保護膜29の層間絶縁層29′とを介して幅広く第１のレジ
ストパターン45を形成し、この第１のレジストパターン
45をベークした後に、この上に第２のレジスト46′を塗
布して薄膜トランジスタ部分と多層配線13部分を裏面露
光し、多層配線部分のみを表面から全面露光を行い、第
２のレジスト46′を現像して、第２のレジストパターン
46を形成し、第１のレジストパターン45と第２のレジス
トパターン46に従ってエッチングして薄膜トランジスタ
のチャネル保護膜29のパターンと多層配線13の層間絶縁
膜29′のパターンを形成する製造方法としているので、
多層配線13において層間絶縁層29′を下部配線31の幅以
上に広く形成でき、そのためポリイミド層40上に形成さ
れる上部配線32には大きな凹凸ができず、上部配線32の
形状について段差が大きくならないため、上部配線32に
段切れが起こりにくくなり、また、上部配線32と下部配
線31の間に層間絶縁層29′が幅広く形成されているため
に、上部配線32と下部配線31の間が接近することなく、
そのため上下配線間にショートが起こりにくくなって、
信頼性の高い半導体装置とすることができる効果があ
る。
膜29のパターンを裏面露光により形成する前に、多層配
線13において下部配線31の上部にゲート絶縁膜26の第１
の絶縁層33aと半導体活性層27のａ−Si:H層とチャネル
保護膜29の層間絶縁層29′とを介して幅広く第１のレジ
ストパターン45を形成し、この第１のレジストパターン
45をベークした後に、この上に第２のレジスト46′を塗
布して薄膜トランジスタ部分と多層配線13部分を裏面露
光し、多層配線部分のみを表面から全面露光を行い、第
２のレジスト46′を現像して、第２のレジストパターン
46を形成し、第１のレジストパターン45と第２のレジス
トパターン46に従ってエッチングして薄膜トランジスタ
のチャネル保護膜29のパターンと多層配線13の層間絶縁
膜29′のパターンを形成する製造方法としているので、
多層配線13において層間絶縁層29′を下部配線31の幅以
上に広く形成でき、そのためポリイミド層40上に形成さ
れる上部配線32には大きな凹凸ができず、上部配線32の
形状について段差が大きくならないため、上部配線32に
段切れが起こりにくくなり、また、上部配線32と下部配
線31の間に層間絶縁層29′が幅広く形成されているため
に、上部配線32と下部配線31の間が接近することなく、
そのため上下配線間にショートが起こりにくくなって、
信頼性の高い半導体装置とすることができる効果があ
る。
本実施例においては、第１のレジストパターン45を形
成して、第２のポジレジスト46′を塗布した後に、まず
基板21全体を裏面露光して、その次に多層配線13部分の
みを全面露光をするようにしていたが、基板21全体の裏
面露光と多層配線13部分のみの全面露光を同時に行って
もよいし、また、先に多層配線13部分のみを全面露光
し、その後で基板21全体を裏面露光しても同様の効果が
得られる。
成して、第２のポジレジスト46′を塗布した後に、まず
基板21全体を裏面露光して、その次に多層配線13部分の
みを全面露光をするようにしていたが、基板21全体の裏
面露光と多層配線13部分のみの全面露光を同時に行って
もよいし、また、先に多層配線13部分のみを全面露光
し、その後で基板21全体を裏面露光しても同様の効果が
得られる。
（発明の効果） 本発明によれば、薄膜トランジスタのチャネル保護膜
のパターンを裏面露光により形成する前に、多層配線に
おいて下部配線の上部にゲート絶縁膜の絶縁層と半導体
活性層とチャネル保護膜の層間絶縁層とを介して幅広く
第１のレジストパターンを形成し、この第１のレジスト
パターンをベークした後に、この上に第２のレジストを
塗布して薄膜トランジスタ部分と多層配線部分を裏面露
光し、多層配線部分のみを表面から全面露光を行い、第
２のレジストを現像して、第２のレジストパターンを形
成し、第１のレジストパターンと第２のレジストパター
ンに従ってエッチングして薄膜トランジスタのチャネル
保護膜のパターンと多層配線の層間絶縁層のパターンを
形成する製造方法としているので、多層配線において層
間絶縁層を下部配線の幅以上に広く形成でき、そのため
ポリイミドの絶縁層上に形成される上部配線には大きな
凹凸ができず、上部配線の形状について段差が大きくな
らないため、上部配線に段切れが起こりにくく、また、
上部配線と下部配線の間に層間絶縁層が幅広く形成され
ているために、上部配線と下部配線の間が接近すること
がなく、そのため上下配線間にショートが起こりにくく
なって、信頼性の高い半導体装置とすることができる効
果がある。
のパターンを裏面露光により形成する前に、多層配線に
おいて下部配線の上部にゲート絶縁膜の絶縁層と半導体
活性層とチャネル保護膜の層間絶縁層とを介して幅広く
第１のレジストパターンを形成し、この第１のレジスト
パターンをベークした後に、この上に第２のレジストを
塗布して薄膜トランジスタ部分と多層配線部分を裏面露
光し、多層配線部分のみを表面から全面露光を行い、第
２のレジストを現像して、第２のレジストパターンを形
成し、第１のレジストパターンと第２のレジストパター
ンに従ってエッチングして薄膜トランジスタのチャネル
保護膜のパターンと多層配線の層間絶縁層のパターンを
形成する製造方法としているので、多層配線において層
間絶縁層を下部配線の幅以上に広く形成でき、そのため
ポリイミドの絶縁層上に形成される上部配線には大きな
凹凸ができず、上部配線の形状について段差が大きくな
らないため、上部配線に段切れが起こりにくく、また、
上部配線と下部配線の間に層間絶縁層が幅広く形成され
ているために、上部配線と下部配線の間が接近すること
がなく、そのため上下配線間にショートが起こりにくく
なって、信頼性の高い半導体装置とすることができる効
果がある。
第１図は本発明の一実施例に係る薄膜トランジスタ部分
及び多層配線の一部の断面説明図、第２図（ａ）〜
（ｋ）は薄膜トランジスタ部分及び多層配線部分の製造
プロセスを説明する断面説明図、第３図は従来のイメー
ジセンサの等価回路図、第４図は従来の薄膜トランジス
タ部分及び多層配線の一部の断面説明図である。 11……受光素子アレイ 12……電荷転送部 13……多層配線 14……共通信号線 15……駆動用IC 16……出力線 21……基板 25……ゲート電極 26……ゲート絶縁膜 27……半導体活性層 28……オーミックコンタクト層 29……チャネル保護膜 29′……層間絶縁層 30……アルミニウム層 31……下部配線 32……上部配線 33……絶縁層 34……コンタクトホール 40……ポリイミド層 41、42……拡散防止層 43……ドレイン電極 44……ソース電極 45……第１のレジストパターン 46……第２のレジストパターン 47……拡散防止層上のレジスト
及び多層配線の一部の断面説明図、第２図（ａ）〜
（ｋ）は薄膜トランジスタ部分及び多層配線部分の製造
プロセスを説明する断面説明図、第３図は従来のイメー
ジセンサの等価回路図、第４図は従来の薄膜トランジス
タ部分及び多層配線の一部の断面説明図である。 11……受光素子アレイ 12……電荷転送部 13……多層配線 14……共通信号線 15……駆動用IC 16……出力線 21……基板 25……ゲート電極 26……ゲート絶縁膜 27……半導体活性層 28……オーミックコンタクト層 29……チャネル保護膜 29′……層間絶縁層 30……アルミニウム層 31……下部配線 32……上部配線 33……絶縁層 34……コンタクトホール 40……ポリイミド層 41、42……拡散防止層 43……ドレイン電極 44……ソース電極 45……第１のレジストパターン 46……第２のレジストパターン 47……拡散防止層上のレジスト
Claims (1)
- 【請求項１】基板上にゲート電極、ゲート絶縁膜、半導
体活性層、チャネル保護膜を積層し、前記チャネル保護
膜を挟んでオーミックコンタクト層を拡散防止層を分割
して積層し、前記分割された拡散防止層の上にそれぞれ
ソース電極とドレイン電極を形成した薄膜トランジスタ
と、前記基板上に下部配線と上部配線とをマトリックス
形状に形成した多層配線とを製造する方法において、 前記チャネル保護膜の絶縁層を着膜した後に第１のレジ
ストを積層する第１のレジスト積層工程と、 前記第１のレジストの前記多層配線で前記チャネル保護
膜を層間絶縁層として利用する部分を残すよう第１の露
光工程と第１の現像工程とを有する第１のレジストパタ
ーン形成工程と、 前記第１のレジストパターンをベークするベーク工程
と、 前記第１のレジストパターンの上に第２のレジストを積
層する第２のレジスト積層工程と、 前記基板裏面から露光する第２の露光工程と、 前記基板表面から前記多層配線部分のみを露光する第３
の露光工程と、 前記第２のレジストを現像して第２のレジストパターン
を形成する第２の現像工程と、 前記チャネル保護膜の絶縁層を前記第１のレジストパタ
ーンと前記第２のレジストパターンとをマスクとしてエ
ッチング除去するチャネル保護膜の絶縁層エッチング工
程と、 を具備することを特徴とする薄膜トランジスタ及び多層
配線の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2331580A JP2836246B2 (ja) | 1990-11-29 | 1990-11-29 | 薄膜トランジスタ及び多層配線の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2331580A JP2836246B2 (ja) | 1990-11-29 | 1990-11-29 | 薄膜トランジスタ及び多層配線の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04199029A JPH04199029A (ja) | 1992-07-20 |
| JP2836246B2 true JP2836246B2 (ja) | 1998-12-14 |
Family
ID=18245244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2331580A Expired - Lifetime JP2836246B2 (ja) | 1990-11-29 | 1990-11-29 | 薄膜トランジスタ及び多層配線の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2836246B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08130313A (ja) * | 1994-11-02 | 1996-05-21 | Furontetsuku:Kk | 逆スタガー型薄膜トランジスタ及びその製造方法 |
| US5994721A (en) | 1995-06-06 | 1999-11-30 | Ois Optical Imaging Systems, Inc. | High aperture LCD with insulating color filters overlapping bus lines on active substrate |
| US5641974A (en) | 1995-06-06 | 1997-06-24 | Ois Optical Imaging Systems, Inc. | LCD with bus lines overlapped by pixel electrodes and photo-imageable insulating layer therebetween |
| JP3541014B2 (ja) * | 1995-08-11 | 2004-07-07 | シャープ株式会社 | 液晶表示装置 |
| JP3541026B2 (ja) * | 1995-08-11 | 2004-07-07 | シャープ株式会社 | 液晶表示装置、およびアクティブマトリクス基板 |
| JP2001290172A (ja) * | 1995-08-11 | 2001-10-19 | Sharp Corp | 液晶表示装置 |
| JP4800236B2 (ja) * | 2007-02-14 | 2011-10-26 | 三菱電機株式会社 | 薄膜トランジスタの製造方法およびこれを用いた液晶表示装置 |
-
1990
- 1990-11-29 JP JP2331580A patent/JP2836246B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04199029A (ja) | 1992-07-20 |
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