JP2863933B2 - グラフイツク・コンピユータ装置 - Google Patents
グラフイツク・コンピユータ装置Info
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- JP2863933B2 JP2863933B2 JP1260351A JP26035189A JP2863933B2 JP 2863933 B2 JP2863933 B2 JP 2863933B2 JP 1260351 A JP1260351 A JP 1260351A JP 26035189 A JP26035189 A JP 26035189A JP 2863933 B2 JP2863933 B2 JP 2863933B2
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- 239000003086 colorant Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
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- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
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Description
【発明の詳細な説明】 〔発明の概要〕 本発明は、画像の図形表示に利用されるコンピユータ
システムに関する。以下、本発明を説明するに際して
は，ブロツク線図，信号，真理値表，ビツト長さ，画素
長さなどを特定して挙げるが、そのような詳細な事項が
単に本発明の理解を一層深めるという目的で開示される
にすぎず、下記の特定の詳細な事項を含まずとも本発明
を実施しうることは当業者には明白であろう。また、場
合によつては、本発明を無用に不明瞭にしないため、周
知の回路をブロツク線図の形態で示すこともある。
システムに関する。以下、本発明を説明するに際して
は，ブロツク線図，信号，真理値表，ビツト長さ，画素
長さなどを特定して挙げるが、そのような詳細な事項が
単に本発明の理解を一層深めるという目的で開示される
にすぎず、下記の特定の詳細な事項を含まずとも本発明
を実施しうることは当業者には明白であろう。また、場
合によつては、本発明を無用に不明瞭にしないため、周
知の回路をブロツク線図の形態で示すこともある。
第１図には、本発明の環境全般のブロツク線図が示さ
れている。CPU9は、ここでぱ、第１図に示す他の構成要
素の外にある回路を含むものとして規定されており、以
下に説明する本発明の動作に必要なデータ，制御信号及
びアドレスをCPUインタフエース10を介して提供する。
れている。CPU9は、ここでぱ、第１図に示す他の構成要
素の外にある回路を含むものとして規定されており、以
下に説明する本発明の動作に必要なデータ，制御信号及
びアドレスをCPUインタフエース10を介して提供する。
CPU9はCPUインタフエース10を介してメモリインタフ
エース14にもアドレスを提供すると共に、データ経路回
路12にデータを提供する。データ経路回路12には、メモ
リインタフエース14により表示用フレームバツフア13か
ら読取られたデータも提供される。データ経路回路12に
よりメモリインタフエース14へ出力されたデータは、メ
モリインタフエース14から、フレームバツフアのCPU9に
より指定されたアドレスに書込まれる。本発明は、デー
タ経路回路12の特定の回路構成とその技術に関する。CP
U9,CPUインタフエース10,フレームバツフア13及びメモ
リインタフエース14に関する詳細は計算機生成図形表示
の分野の当業者には明白であろうと考えられるので、本
発明を正しく理解する上で必要である場合を除き詳細に
は説明しない。
エース14にもアドレスを提供すると共に、データ経路回
路12にデータを提供する。データ経路回路12には、メモ
リインタフエース14により表示用フレームバツフア13か
ら読取られたデータも提供される。データ経路回路12に
よりメモリインタフエース14へ出力されたデータは、メ
モリインタフエース14から、フレームバツフアのCPU9に
より指定されたアドレスに書込まれる。本発明は、デー
タ経路回路12の特定の回路構成とその技術に関する。CP
U9,CPUインタフエース10,フレームバツフア13及びメモ
リインタフエース14に関する詳細は計算機生成図形表示
の分野の当業者には明白であろうと考えられるので、本
発明を正しく理解する上で必要である場合を除き詳細に
は説明しない。
次に、第１図のデータ経路回路12の機能レベルブロツ
ク線図である第２図を参照して、データ経路回路12を詳
細に説明する。以下の説明には、「宛先」データと、
「ソース」データという用語が取入れられている。宛先
データは、フレームバツフアに書込まれるデータ、又は
まさに書込まれようとしているフレームバツフアのアド
レスに現在存在するデータである。ソースデータは、３
つのソース、すなわち、字体レジスタ20に字体ソースデ
ータを提供するCPU9と、所定のパターンを記憶し、パタ
ーンソースデータを提供する。パターンレジスタ27と、
フレームバツフアソースデータを提供するソースブロツ
クレジスタ24の３つの中のいずれか１つから提供される
データである。パターンレジスタ27がパターンソースデ
ータを保持しているのに対し、ソースブロツクレジスタ
24は、フレームバツフアからメモリインタフエース14を
介して読取られたソース情報を供給する。データ経路回
路12はソースデータと宛先データと組合せ、新たな宛先
データを発生する。その宛先データはフレームバツフア
の所望の記憶場所に書込まれ、最終的にはビデオ表示装
置に表示される。
ク線図である第２図を参照して、データ経路回路12を詳
細に説明する。以下の説明には、「宛先」データと、
「ソース」データという用語が取入れられている。宛先
データは、フレームバツフアに書込まれるデータ、又は
まさに書込まれようとしているフレームバツフアのアド
レスに現在存在するデータである。ソースデータは、３
つのソース、すなわち、字体レジスタ20に字体ソースデ
ータを提供するCPU9と、所定のパターンを記憶し、パタ
ーンソースデータを提供する。パターンレジスタ27と、
フレームバツフアソースデータを提供するソースブロツ
クレジスタ24の３つの中のいずれか１つから提供される
データである。パターンレジスタ27がパターンソースデ
ータを保持しているのに対し、ソースブロツクレジスタ
24は、フレームバツフアからメモリインタフエース14を
介して読取られたソース情報を供給する。データ経路回
路12はソースデータと宛先データと組合せ、新たな宛先
データを発生する。その宛先データはフレームバツフア
の所望の記憶場所に書込まれ、最終的にはビデオ表示装
置に表示される。
宛先ラツチ78に記憶されている宛先データは、フレー
ムバツフア13のアドレスされた記憶場所からメモリイン
タフエース14を介して読取られたものである。適切なア
ドレスは、CPU9からメモリインタフエース14に提供され
る。宛先データは宛先ラツチ78に保持された後、以下に
さらに詳細に説明するように、字体レジスタ20,パター
ンレジスタ27又はソースブロツクレジスタ24により供給
される３つのソースデータの中のいずれか１つと、CPU9
により指定されたブール演算によつて組合される。ソー
スデータと、宛先データとの組合せの結果、新たな宛先
データが得られ、その宛先データは宛先データ出力ラツ
チ74を介して供給されて、CPU9からメモリインタフエー
ス14に供給されたアドレスにより指定されるフレームバ
ツフアメモリ内の記憶場所に書込まれる。
ムバツフア13のアドレスされた記憶場所からメモリイン
タフエース14を介して読取られたものである。適切なア
ドレスは、CPU9からメモリインタフエース14に提供され
る。宛先データは宛先ラツチ78に保持された後、以下に
さらに詳細に説明するように、字体レジスタ20,パター
ンレジスタ27又はソースブロツクレジスタ24により供給
される３つのソースデータの中のいずれか１つと、CPU9
により指定されたブール演算によつて組合される。ソー
スデータと、宛先データとの組合せの結果、新たな宛先
データが得られ、その宛先データは宛先データ出力ラツ
チ74を介して供給されて、CPU9からメモリインタフエー
ス14に供給されたアドレスにより指定されるフレームバ
ツフアメモリ内の記憶場所に書込まれる。
ある動作モードにおいては、本発明は、字体ソースデ
ータ（字体レジスタ20により供給される）をフレームバ
ツフア宛先データ（宛先ラツチ78により供給される）と
組合せる。ユーザーが字体データの表示を要求すると、
CPU9は、字体レジスタ20にその字体データを出力させる
指令を発行する。続いて、このデータは、CPU9の制御の
下に、マルチプレクサ30により選択され、マルチプレク
サ32により再度選択され、バレルシフタ36に入力され
る。
ータ（字体レジスタ20により供給される）をフレームバ
ツフア宛先データ（宛先ラツチ78により供給される）と
組合せる。ユーザーが字体データの表示を要求すると、
CPU9は、字体レジスタ20にその字体データを出力させる
指令を発行する。続いて、このデータは、CPU9の制御の
下に、マルチプレクサ30により選択され、マルチプレク
サ32により再度選択され、バレルシフタ36に入力され
る。
字体レジスタとパターンレジスタ27との間（マルチプ
レクサ30の場合）で、及びマルチプレクサ30の出力とソ
ースブロツクレジスタ24との間（マルチプレクサ32の場
合）で選択されたと同様に、マルチプレクサ30及び32
は、バレルシフタ36に入力されるべきデータのソースを
選択する。バレルシフタ36は、マルチプレクサ30から得
た字体データが、フレームバツフア13内部で、たとえ
ば、16画素メモリアクセスを経て整列するように、字体
データを所定のビツト数だけ動かす。１例を挙げると、
フレームバツフア13の13番目の画素記憶場所で始まる10
ビツト幅の字体を書込む場合には、バレルシフタ36は、
字体データを場所13個分シフトさせる命令をCPU9から受
信する。これにより、字体データの始まりの位置は、フ
レームバツフアメモリ13のこれから作用を受けようとす
る16画素部分におけるフレームバツフア13内の第13のア
ドレスとアライメントされることになる。従つて、字体
データがフレームバツフアメモリに書込まれるときに、
字体データがCPU9から送られて来たアドレスにより決定
される正しい記憶場所に整列するように、アライメント
のための手段としてバレルシフタ36が使用されることが
わかる。
レクサ30の場合）で、及びマルチプレクサ30の出力とソ
ースブロツクレジスタ24との間（マルチプレクサ32の場
合）で選択されたと同様に、マルチプレクサ30及び32
は、バレルシフタ36に入力されるべきデータのソースを
選択する。バレルシフタ36は、マルチプレクサ30から得
た字体データが、フレームバツフア13内部で、たとえ
ば、16画素メモリアクセスを経て整列するように、字体
データを所定のビツト数だけ動かす。１例を挙げると、
フレームバツフア13の13番目の画素記憶場所で始まる10
ビツト幅の字体を書込む場合には、バレルシフタ36は、
字体データを場所13個分シフトさせる命令をCPU9から受
信する。これにより、字体データの始まりの位置は、フ
レームバツフアメモリ13のこれから作用を受けようとす
る16画素部分におけるフレームバツフア13内の第13のア
ドレスとアライメントされることになる。従つて、字体
データがフレームバツフアメモリに書込まれるときに、
字体データがCPU9から送られて来たアドレスにより決定
される正しい記憶場所に整列するように、アライメント
のための手段としてバレルシフタ36が使用されることが
わかる。
バレルシフタ36により供給されるシフト済データは、
マルチプレクサ45,47,49,51,53,57,59及び61を介して、
一連の８ビツトラツチ46,48,50,52,54,56,58及び60へそ
れぞれ供給される。この一連のラツチはフレームバツフ
アに書込まれる１画素分のデータをそれぞれ記憶する
（合わせて８画素）。
マルチプレクサ45,47,49,51,53,57,59及び61を介して、
一連の８ビツトラツチ46,48,50,52,54,56,58及び60へそ
れぞれ供給される。この一連のラツチはフレームバツフ
アに書込まれる１画素分のデータをそれぞれ記憶する
（合わせて８画素）。
本発明では、各ラツチ46,48,50,52,54,56,58及び60が
８ビツト分のデータを記憶できるように８つの８ビツト
ラツチを使用しており、従つて、８つの画素のそれぞれ
について８つのプレーンに情報（第３図に関して以下に
説明する通り）を含むことになる。好ましい実施例によ
れば、フレームバツフアの16画素分のメモリスペース
（ビデオ表示装置の16個の画素に対応する）は１回のメ
モリアクセスで更新されるので、８画素分の情報は１メ
モリアクセスの半分である。次のメモリアクセスから得
られた残る８画素分の情報は、メモリサイクル動作の後
半で、前半の動作と同様にバレルシフタ36へ送られた
後、ラツチ46,48,50,52,54,56,58及び60に分配される。
単色の場合は画素ごとに１ビツトのモード（字体−１）
で字体データを利用することができ、カラーの場合には
画素ごとに８ビツトのモード（字体−８）で字体データ
を利用できる。字体−１モードでは、拡張回路42は画素
ごとに１ビツトの動作を８回繰返す。ラツチ46,48,50,5
2,54,56,58及び60は字体データを、一度にビツトずつ、
以下に第４図に関して説明するブールラスター演算回路
64の１つの入力端子に供給する。宛先ラツチ78に保持さ
れたフレームバツフア宛先データは時を同じくして解放
されて、ブールラスター演算回路64の第２の入力端子へ
供給される。
８ビツト分のデータを記憶できるように８つの８ビツト
ラツチを使用しており、従つて、８つの画素のそれぞれ
について８つのプレーンに情報（第３図に関して以下に
説明する通り）を含むことになる。好ましい実施例によ
れば、フレームバツフアの16画素分のメモリスペース
（ビデオ表示装置の16個の画素に対応する）は１回のメ
モリアクセスで更新されるので、８画素分の情報は１メ
モリアクセスの半分である。次のメモリアクセスから得
られた残る８画素分の情報は、メモリサイクル動作の後
半で、前半の動作と同様にバレルシフタ36へ送られた
後、ラツチ46,48,50,52,54,56,58及び60に分配される。
単色の場合は画素ごとに１ビツトのモード（字体−１）
で字体データを利用することができ、カラーの場合には
画素ごとに８ビツトのモード（字体−８）で字体データ
を利用できる。字体−１モードでは、拡張回路42は画素
ごとに１ビツトの動作を８回繰返す。ラツチ46,48,50,5
2,54,56,58及び60は字体データを、一度にビツトずつ、
以下に第４図に関して説明するブールラスター演算回路
64の１つの入力端子に供給する。宛先ラツチ78に保持さ
れたフレームバツフア宛先データは時を同じくして解放
されて、ブールラスター演算回路64の第２の入力端子へ
供給される。
同様に以下に第４図に関して説明するプレーンラスタ
ー演算選択回路62と、ブールラスター演算回路64は、そ
の後、宛先ラツチ78からのフレームバツフア宛先データ
を、元々は字体レジスタ20により供給されたデータであ
るラツチ46,48,50,52,54,56,58及び60からの字体ソース
データと、所定のブール演算によつて組合される。図形
表示に共通して実行可能であるブール演算を第１表に示
す。
ー演算選択回路62と、ブールラスター演算回路64は、そ
の後、宛先ラツチ78からのフレームバツフア宛先データ
を、元々は字体レジスタ20により供給されたデータであ
るラツチ46,48,50,52,54,56,58及び60からの字体ソース
データと、所定のブール演算によつて組合される。図形
表示に共通して実行可能であるブール演算を第１表に示
す。
ソースデータと宛先データは、プレーンラスター演算
選択回路62及びブールラスター演算回路64により、次の
ようにして組合される。CPU9は、それぞれ４ビツトずつ
の４つのビツト群をデータ線65を介してプレーンラスタ
ー演算選択回路62に供給する。それぞれ４ビツトの各ビ
ツト群は、実行可能な16種類のブール演算のいずれか１
つを符号化している。プレーンラスター演算選択回路62
には、８つのプレーンのそれぞれに関する前景色（FG
C）状態信号及び背景色（BGC）状態信号もCPU9から供給
される。FGC信号と、BGC信号とは、ビデオ表示されるべ
き画像の前景色と、背景色とをそれぞれ表わす。ビツト
分解能をさらに高めたり、３色以上の色を使用しても良
いことは明白であろう。
選択回路62及びブールラスター演算回路64により、次の
ようにして組合される。CPU9は、それぞれ４ビツトずつ
の４つのビツト群をデータ線65を介してプレーンラスタ
ー演算選択回路62に供給する。それぞれ４ビツトの各ビ
ツト群は、実行可能な16種類のブール演算のいずれか１
つを符号化している。プレーンラスター演算選択回路62
には、８つのプレーンのそれぞれに関する前景色（FG
C）状態信号及び背景色（BGC）状態信号もCPU9から供給
される。FGC信号と、BGC信号とは、ビデオ表示されるべ
き画像の前景色と、背景色とをそれぞれ表わす。ビツト
分解能をさらに高めたり、３色以上の色を使用しても良
いことは明白であろう。
プレーンごとに、プレーンラスター演算選択回路62の
入力端子ではFGC信号とBGC信号の４種類の組合せが可能
であるので、FGC信号とBGC信号による決定に従つて、４
ビツトずつの４つのビツト群の中から１つが選択され
る。選択された４ビツト群は所望のブール演算を表示し
ており、ブールラスター演算回路64へ出力される。そこ
で、ブールラスター演算回路64は、プレーンラスター演
算選択回路62により指定されたブール演算によつて、ソ
ースデータと宛先データとを組合せる。
入力端子ではFGC信号とBGC信号の４種類の組合せが可能
であるので、FGC信号とBGC信号による決定に従つて、４
ビツトずつの４つのビツト群の中から１つが選択され
る。選択された４ビツト群は所望のブール演算を表示し
ており、ブールラスター演算回路64へ出力される。そこ
で、ブールラスター演算回路64は、プレーンラスター演
算選択回路62により指定されたブール演算によつて、ソ
ースデータと宛先データとを組合せる。
字体ソースデータと、フレームバツフア宛先データＤ
0,0〜Ｄ7,7との組合せの結果は出力ラツチ74に供給さ
れ、その後、出力ラツチ74から第１図のメモリインタフ
エース14へ出力される。そこで、メモリインタフエース
14はその新たな宛先データをフレームバツフア13のCPU9
から供給されたアドレスにより指定される記憶場所に書
込む。
0,0〜Ｄ7,7との組合せの結果は出力ラツチ74に供給さ
れ、その後、出力ラツチ74から第１図のメモリインタフ
エース14へ出力される。そこで、メモリインタフエース
14はその新たな宛先データをフレームバツフア13のCPU9
から供給されたアドレスにより指定される記憶場所に書
込む。
本発明はソースデータと宛先データとを組合せるブー
ル演算の種類を決定するために、背景色情報及び前景色
情報を利用するという独自の特徴をこのようにして実現
する。
ル演算の種類を決定するために、背景色情報及び前景色
情報を利用するという独自の特徴をこのようにして実現
する。
本発明の好ましい実施例においては、フレームバツフ
アメモリは、それぞれが第３図に示すようにビデオ表示
装置の画素を表わす８つのプレーンに分割されているの
で、上述のようなデータの組合せは、フレームバツフア
メモリで、一度に１プレーンずつ実行される。
アメモリは、それぞれが第３図に示すようにビデオ表示
装置の画素を表わす８つのプレーンに分割されているの
で、上述のようなデータの組合せは、フレームバツフア
メモリで、一度に１プレーンずつ実行される。
再び第２図に戻つて説明すると、線を描く場合、パタ
ーンレジスタ27が使用される。パターンレジスタ27に
は、CPU9からパターンソースデータが供給される。好ま
しい実施例では、パターンレジスタは16×16ビツトの２
進値マトリクスであり、１つの16ビツト行を所望のソー
スとして選択するアドレスをCPU9から受取る。この16ビ
ツト行は、表示されるとき、最終的には、その都度、ビ
デオ表示装置の１本の走査線の16番目の画素から出発し
ながら、その走査線の全長に沿つて論理的に反復する。
マルチプレクサ28は、CPU9の制御の下に、パターンレジ
スタ27からのパターンデータの16ビツトパーセルを、８
ビツトの増分を行いながら選択する。マルチプレクサ30
は、同様にCPU9の制御の下に、続いて８ビツト増分を選
択し、それをマルチプレクサ32へ供給する。そこで、マ
ルチプレクサ32は情報の８ビツトパーセルを選択し、そ
れをバレルシフタ36へ供給する。
ーンレジスタ27が使用される。パターンレジスタ27に
は、CPU9からパターンソースデータが供給される。好ま
しい実施例では、パターンレジスタは16×16ビツトの２
進値マトリクスであり、１つの16ビツト行を所望のソー
スとして選択するアドレスをCPU9から受取る。この16ビ
ツト行は、表示されるとき、最終的には、その都度、ビ
デオ表示装置の１本の走査線の16番目の画素から出発し
ながら、その走査線の全長に沿つて論理的に反復する。
マルチプレクサ28は、CPU9の制御の下に、パターンレジ
スタ27からのパターンデータの16ビツトパーセルを、８
ビツトの増分を行いながら選択する。マルチプレクサ30
は、同様にCPU9の制御の下に、続いて８ビツト増分を選
択し、それをマルチプレクサ32へ供給する。そこで、マ
ルチプレクサ32は情報の８ビツトパーセルを選択し、そ
れをバレルシフタ36へ供給する。
パターン情報を供給しているときのバレルシフタ36は
受動的であり、データビツトを所定のビツト数だけシフ
トすることをせずにパイプラインとして動作し、８ビツ
ト分の増分のパターンデータをラツチ46,48,50,52,54,5
6,58及び60に供給する。８ビツトの増分パターンデータ
は拡張回路42により８回繰返され、その結果、情報はラ
ツチ46〜60ごとに複製されることになるので、各ラツチ
は８ビツトのパターンデータを得る。
受動的であり、データビツトを所定のビツト数だけシフ
トすることをせずにパイプラインとして動作し、８ビツ
ト分の増分のパターンデータをラツチ46,48,50,52,54,5
6,58及び60に供給する。８ビツトの増分パターンデータ
は拡張回路42により８回繰返され、その結果、情報はラ
ツチ46〜60ごとに複製されることになるので、各ラツチ
は８ビツトのパターンデータを得る。
ラツチ46,48,50,52,54,56,58及び60に保持された情報
は、CPUの制御の下に、ブールラスター演算回路64に供
給される。この回路は、先にか単に説明したように、ま
た、以下に第４図に関して詳細に説明するように、パタ
ーンレジスタ27により供給されたソース情報を、宛先ラ
ツチ78から供給された宛先データと、CPU9により指定さ
れたブール演算を経て組合せる。パターンソースデータ
と、フレームバツフア宛先データとの組合せの結果得ら
れたデータは、出力ラツチ74に供給された後、出力ラツ
チ74から第１図のメモリインタフエース14へ出力され
る。そこで、メモリインタフエース14は新たな宛先デー
タをフレームバツフア13のCPU9から供給されたアドレス
により指定される記憶場所に書込む。
は、CPUの制御の下に、ブールラスター演算回路64に供
給される。この回路は、先にか単に説明したように、ま
た、以下に第４図に関して詳細に説明するように、パタ
ーンレジスタ27により供給されたソース情報を、宛先ラ
ツチ78から供給された宛先データと、CPU9により指定さ
れたブール演算を経て組合せる。パターンソースデータ
と、フレームバツフア宛先データとの組合せの結果得ら
れたデータは、出力ラツチ74に供給された後、出力ラツ
チ74から第１図のメモリインタフエース14へ出力され
る。そこで、メモリインタフエース14は新たな宛先デー
タをフレームバツフア13のCPU9から供給されたアドレス
により指定される記憶場所に書込む。
第２図のデータ経路回路12により支援されるもう１つ
の動作は、ブロツク画像転送（BL＝IT）である。この場
合のソースデータは、フレームバツフアに記憶されてい
るデータである。従つて、ソースブロツクレジスタ24が
メモリインタフエース14に結合され、メモリインタフエ
ース14はフレームバツフア13に結合されている。フレー
ムバツフアソースデータのアドレスされた１ブロツクは
フレームバツフア13から読取られて、ソースブロツクレ
ジスタ24へ提供される。そこで、ソースブロツクレジス
タ24は、CPU9の制御の下に、フレームバツフアソースデ
ータをマルチプレクサ26へ出力する。マルチプレクサ26
はそのフレームバツフアソースデータを、８画素分の増
分をしながら、バレルシフタ34へ出力する。バレルシフ
タ34及び36は、CPU9の制御に従つて、フレームバツフア
ソースデータを、宛先ラツチ78から供給されたフレーム
バツフア宛先データと整列される。ラツチ46,48,50,52,
54,56,58及び60はフレームバツフアデータをラツチした
後、ブールラスター演算回路64に向けて解放する。ブー
ルラスター演算回路64は、上述のように、フレームバツ
フアソースデータとフレームバツフア宛先データとを組
合せるために、CPU9により指定されたブール演算を実行
し、組合せられたデータを宛先データ出力ラツチ74に供
給する。このデータは、メモリインタフエース14を介し
て、フレームバツフア13に書込む。
の動作は、ブロツク画像転送（BL＝IT）である。この場
合のソースデータは、フレームバツフアに記憶されてい
るデータである。従つて、ソースブロツクレジスタ24が
メモリインタフエース14に結合され、メモリインタフエ
ース14はフレームバツフア13に結合されている。フレー
ムバツフアソースデータのアドレスされた１ブロツクは
フレームバツフア13から読取られて、ソースブロツクレ
ジスタ24へ提供される。そこで、ソースブロツクレジス
タ24は、CPU9の制御の下に、フレームバツフアソースデ
ータをマルチプレクサ26へ出力する。マルチプレクサ26
はそのフレームバツフアソースデータを、８画素分の増
分をしながら、バレルシフタ34へ出力する。バレルシフ
タ34及び36は、CPU9の制御に従つて、フレームバツフア
ソースデータを、宛先ラツチ78から供給されたフレーム
バツフア宛先データと整列される。ラツチ46,48,50,52,
54,56,58及び60はフレームバツフアデータをラツチした
後、ブールラスター演算回路64に向けて解放する。ブー
ルラスター演算回路64は、上述のように、フレームバツ
フアソースデータとフレームバツフア宛先データとを組
合せるために、CPU9により指定されたブール演算を実行
し、組合せられたデータを宛先データ出力ラツチ74に供
給する。このデータは、メモリインタフエース14を介し
て、フレームバツフア13に書込む。
第４図には、プレーンラスター演算選択回路62及びブ
ールラスター演算回路64の機能ブロツク線図が示されて
いる。第３図に示すように、フレームバツフア13は８つ
のプレーンに分割されている。各プレーンは、XY方向
に、ビデオ表示装置の画素を１つずつ含む。第４図の回
路は各プレーンに次のようにして情報を書込む。レジス
タ80,82,84及び86は、それぞれ４ビツトのコードを記憶
することにより、実行可能な16種類のブール演算の中の
１つを指示する。第１表は、16種類のブール演算と、そ
の４ビツトコードとを示す。先に述べたように、この情
報はCPUにより第２図のデータ線65を介して供給され
る。プレーンラスター演算選択回路62は、８つのプレー
ンのそれぞれに対して１つずつ、合わせて８つの4:1マ
ルチプレクサをさらに具備する。尚、第４図には、その
うち２つ（88及び92）のみが示されている。プレーンラ
スター演算選択回路62の4:1マルチプレクサは、全て、
同じように動作するので、第４図のマルチプレクサ88の
動作を説明すれば、他の７つのマルチプレクサの動作が
自らわかるであろう。
ールラスター演算回路64の機能ブロツク線図が示されて
いる。第３図に示すように、フレームバツフア13は８つ
のプレーンに分割されている。各プレーンは、XY方向
に、ビデオ表示装置の画素を１つずつ含む。第４図の回
路は各プレーンに次のようにして情報を書込む。レジス
タ80,82,84及び86は、それぞれ４ビツトのコードを記憶
することにより、実行可能な16種類のブール演算の中の
１つを指示する。第１表は、16種類のブール演算と、そ
の４ビツトコードとを示す。先に述べたように、この情
報はCPUにより第２図のデータ線65を介して供給され
る。プレーンラスター演算選択回路62は、８つのプレー
ンのそれぞれに対して１つずつ、合わせて８つの4:1マ
ルチプレクサをさらに具備する。尚、第４図には、その
うち２つ（88及び92）のみが示されている。プレーンラ
スター演算選択回路62の4:1マルチプレクサは、全て、
同じように動作するので、第４図のマルチプレクサ88の
動作を説明すれば、他の７つのマルチプレクサの動作が
自らわかるであろう。
マルチプレクサ88は、そのFGC入力端子と、BGC入力端
子とに提供される前景ビツト及び背景ビツトの組合せに
より決定された通りに、４つのレジスタ80,82,84及び86
の中から１を選択する。選択後、マルチプレクサ88から
出力される４つのビツトは第４図のプレーン０に対応し
ている。生成されなければならない情報は８画素分であ
るので、この情報は８回複製されなければならない。こ
のように、プレーンラスター演算選択回路62のマルチプ
レクサごとに、ブールラスター演算回路64には、対応す
る８つのマルチプレクサが含まれていることになる。た
とえば、プレーン０に対して８つのマルチプレクサ94が
あり、プレーン７に対しては８つのマルチプレクサ98が
ある。
子とに提供される前景ビツト及び背景ビツトの組合せに
より決定された通りに、４つのレジスタ80,82,84及び86
の中から１を選択する。選択後、マルチプレクサ88から
出力される４つのビツトは第４図のプレーン０に対応し
ている。生成されなければならない情報は８画素分であ
るので、この情報は８回複製されなければならない。こ
のように、プレーンラスター演算選択回路62のマルチプ
レクサごとに、ブールラスター演算回路64には、対応す
る８つのマルチプレクサが含まれていることになる。た
とえば、プレーン０に対して８つのマルチプレクサ94が
あり、プレーン７に対しては８つのマルチプレクサ98が
ある。
選択された４つのビツトはメモリの８つのプレーンの
それぞれに対して供給されるので、64ビツトのソースデ
ータと、64ビツトの宛先データとが、ブールラスター演
算回路64の64個のマルチプレクサにより、プレーンラス
ター演算選択回路62により選択されたブール演算を使用
して処理されることになる。さらに詳細に、マルチプレ
クサ94に特定して説明すれば、マルチプレクサ88から出
力された４つのビツトは、選択されたブール演算に関し
て真理値表から得られた結果を表わす。たとえば、第１
表に関して説明すると、ブール演算が否定である場合、
演算の番号は５となるが、これは0101のビツトパターン
を表わす。否定の真理値表は次のように表わされても良
い。
それぞれに対して供給されるので、64ビツトのソースデ
ータと、64ビツトの宛先データとが、ブールラスター演
算回路64の64個のマルチプレクサにより、プレーンラス
ター演算選択回路62により選択されたブール演算を使用
して処理されることになる。さらに詳細に、マルチプレ
クサ94に特定して説明すれば、マルチプレクサ88から出
力された４つのビツトは、選択されたブール演算に関し
て真理値表から得られた結果を表わす。たとえば、第１
表に関して説明すると、ブール演算が否定である場合、
演算の番号は５となるが、これは0101のビツトパターン
を表わす。否定の真理値表は次のように表わされても良
い。
ソース 宛先 結果（宛先の否定） １ １ ０ １ ０ １ ０ １ ０ ０ ０ １ 当然のことながら、この結果はブール演算の番号と同
じである。従つて、マルチプレクサ0,0に対するＤ0,0入
力が１であり、Ｓ0,0入力が０である（否定の場合に
は、これは実際には「ドント・ケア」に当たる）場合に
は、マルチプレクサ88からの0101入力はマルチプレク0,
0に０を出力させる。このようにして、元来はマルチプ
レクサ94への制御入力であるものをデータとして利用す
ると共に、元来はデータ入力であるものを制御入力とし
て利用することにより、ブールラスター演算を迅速に且
つ比較的低コストで実行する方法が実現されている。
じである。従つて、マルチプレクサ0,0に対するＤ0,0入
力が１であり、Ｓ0,0入力が０である（否定の場合に
は、これは実際には「ドント・ケア」に当たる）場合に
は、マルチプレクサ88からの0101入力はマルチプレク0,
0に０を出力させる。このようにして、元来はマルチプ
レクサ94への制御入力であるものをデータとして利用す
ると共に、元来はデータ入力であるものを制御入力とし
て利用することにより、ブールラスター演算を迅速に且
つ比較的低コストで実行する方法が実現されている。
このようにソースデータと、宛先データとを組合せた
結果は宛先データ出力ラツチ74へ提供され、出力ラツチ
74は新たな宛先データを解放する。この宛先データは、
CPU9から提供されたアドレスにより決定されるフレーム
バツフアメモリの記憶場所に書込まれる。
結果は宛先データ出力ラツチ74へ提供され、出力ラツチ
74は新たな宛先データを解放する。この宛先データは、
CPU9から提供されたアドレスにより決定されるフレーム
バツフアメモリの記憶場所に書込まれる。
上述の発明を本発明の趣旨から逸脱せずに他の特定の
形態で具現化しても差支えないことも明白であろう。従
つて、以上の説明は例示を目的とするもので、限定的な
意味をもたないとみなされるべきであり、本発明の範囲
は特許請求の範囲の中に示されている。
形態で具現化しても差支えないことも明白であろう。従
つて、以上の説明は例示を目的とするもので、限定的な
意味をもたないとみなされるべきであり、本発明の範囲
は特許請求の範囲の中に示されている。
第１図は、本発明の環境を示すブロツク線図、 第２図は、本発明を包含するデータ経路回路のブロツク
線図、 第３図は、フレームバツフア内の情報の８つのプレーン
を示す概略図、 第４図は、プレーンラスター演算選択論理62及びブール
ラスター演算論理64のブロツク線図である。 ９……CPU、10……CPUインタフエース、12……データ経
路回路、13……フレームバツフア、14……メモリインタ
フエース、20……字体レジスタ、24……ソースブロツク
レジスタ、26……マルチプレクサ、27……パターンレジ
スタ、28,30,32……マルチプレクサ、34,36……バレル
シフタ、42……拡張回路、45,47,49,51,53,55,57,59…
…マルチプレクサ、46,48,50,52,54,56,58,60……ラツ
チ、62……プレーンラスター演算選択回路、64……ブー
ルラスター演算回路、74……宛先データ出力ラツチ、78
……宛先ラツチ、80,82,84,86……レジスタ、88,92,94,
98……マルチプレクサ。
線図、 第３図は、フレームバツフア内の情報の８つのプレーン
を示す概略図、 第４図は、プレーンラスター演算選択論理62及びブール
ラスター演算論理64のブロツク線図である。 ９……CPU、10……CPUインタフエース、12……データ経
路回路、13……フレームバツフア、14……メモリインタ
フエース、20……字体レジスタ、24……ソースブロツク
レジスタ、26……マルチプレクサ、27……パターンレジ
スタ、28,30,32……マルチプレクサ、34,36……バレル
シフタ、42……拡張回路、45,47,49,51,53,55,57,59…
…マルチプレクサ、46,48,50,52,54,56,58,60……ラツ
チ、62……プレーンラスター演算選択回路、64……ブー
ルラスター演算回路、74……宛先データ出力ラツチ、78
……宛先ラツチ、80,82,84,86……レジスタ、88,92,94,
98……マルチプレクサ。
フロントページの続き (72)発明者 トーマス・ウエバー アメリカ合衆国 01902 マサチユーセ ツツ州・リン・オニーダ ストリート・ 22 (56)参考文献 特開 昭62−113193（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G09G 5/00 - 5/40 G06T 1/00 - 1/60
Claims (3)
- 【請求項１】背景色制御信号と、前景色制御信号とを含
む制御信号を発生する中央処理装置を含み、複数のプレ
ーンに関してフレームバツフアメモリにデータを記憶す
るために、字体レジスタ，パターンレジスタ及びソース
ブロツクレジスタの中の１つから選択されるソースデー
タと、前記フレームバツフアメモリから選択される宛先
データとに対してプールラスター演算を実行する装置に
おいて、 ａ）前記字体レジスタ，前記パターンレジスタ及び前記
ソースブロツクレジスタに結合されて、ソースデータを
選択するソースデータ選択手段と； ｂ）前記中央処理装置に結合されて、前記中央処理装置
により発生される前記背景色制御信号及び前記前景色制
御信号を使用し、前記複数のプレーンのそれぞれについ
て実行されるべきブールラスター演算を選択するプレー
ンブールラスター演算選択手段と； ｃ）前記プレーンブールラスター演算選択手段，前記ソ
ースデータ選択手段及び前記フレームバツフアメモリに
結合されて、前記フレームバツフアメモリへのデータ記
憶のために、前記複数のプレーンのそれぞれについて前
記ソースデータ及び前記宛先データに対し選択されたブ
ールラスター演算を実行するブールラスター演算回路と
を具備する装置。 - 【請求項２】背景色制御信号と、前景色制御信号とを含
む制御信号を発生する中央処理装置を含み、複数のプレ
ーンに関してフレームバツフアメモリにデータを記憶す
るために、字体レジスタ，パターンレジスタ及びソース
ブロツクレジスタの中の１つから選択されるソースデー
タと、前記フレームバツフアメモリから選択される宛先
データとに対してブールラスター演算を実行する装置に
おいて、 ａ）前記字体レジスタ，前記パターンレジスタ及び前記
ソースブロツクレジスタに結合されて、ソースデータを
選択するソースデータ選択手段と； ｂ） ｉ）前記中央処理装置に結合されて、前記中央処
理装置により発生される所定のブールラスター演算を記
憶する複数のレジスタと； ii）前記複数のプレーンにそれぞれ対応し、前記プレー
ンのそれぞれについて、前記の複数のレジスタの中の１
つに記憶されたブールラスター演算を選択する複数のマ
ルチプレクサで、前記マルチプレクサは、それぞれ、前
記中央処理装置により発生される対応する前景色制御信
号と、背景色制御信号とを１つずつ有し、それらの制御
信号は、前記マルチプレクサにより、前記プレーンの中
の対応する１つについて実行されるべき前記ブールラス
ター演算を選択するために使用されるものとを含み； 前記中央処理装置と結合されて、前記中央処理装置によ
り発生される前記背景色制御信号及び前記前景色制御信
号を使用し、前記複数のプレーンのそれぞれについて実
行されるべきブールラスター演算を選択するプレーンブ
ールラスター演算選択手段と； ｃ）前記複数のプレーンに対応する複数のマルチプレク
サを具備し、前記複数のマルチプレクサのそれぞれに対
するデータ入力が前記プレーンブールラスター演算選択
手段により選択されるブールラスター演算であり、前記
複数のマルチプレクサに対する制御入力が前記ソースデ
ータ及び前記宛先データであり、前記プレーンブールラ
スター演算選択手段，前記ソースデータ選択手段及び前
記フレームバツフアメモリに結合されて、前記フレーム
バツフアメモリへのデータ記憶のために、前記複数のプ
レーンのそれぞれについて前記ソースデータ及び前記宛
先データに対し選択されたブールラスター演算を実行す
るブールラスター演算回路とを具備する装置。 - 【請求項３】背景色制御信号と、前景色制御信号とを含
む制御信号を発生する中央処理装置を含むワークステー
シヨンにおいて、複数のプレーンに関してフレームバツ
フアメモリにデータを記憶するために、字体レジスタ，
パターンレジスタ及びソースブロツクレジスタの中の１
つから選択されるソースデータと、前記フレームバツフ
アメモリから選択される宛先データとに対してブールラ
スター演算を実行する方法において、 ａ）前記字体レジスタ，前記パターンレジスタ及び前記
ソースブロツクレジスタの中の１つからソースデータを
選択する過程と； ｂ）前記中央処理装置により発生される前記前景色制御
信号及び前記背景色制御信号を使用して、前記複数のプ
レーンのそれぞれについて実行されるべきブールラスタ
ー演算を選択する過程と； ｃ）前記フレームバツフアメモリへのデータ記憶のため
に、前記複数のプレーンのそれぞれについて前記ソース
データ及び前記宛先データに対し選択されたブールラス
ター演算を実行する過程とから成る方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US257.853 | 1988-10-14 | ||
| US07/257,853 US4958146A (en) | 1988-10-14 | 1988-10-14 | Multiplexor implementation for raster operations including foreground and background colors |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02157975A JPH02157975A (ja) | 1990-06-18 |
| JP2863933B2 true JP2863933B2 (ja) | 1999-03-03 |
Family
ID=22978049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1260351A Expired - Fee Related JP2863933B2 (ja) | 1988-10-14 | 1989-10-06 | グラフイツク・コンピユータ装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4958146A (ja) |
| JP (1) | JP2863933B2 (ja) |
| CA (1) | CA1309184C (ja) |
| DE (1) | DE3933253A1 (ja) |
| GB (1) | GB2223917B (ja) |
| HK (1) | HK101293A (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5142637A (en) * | 1988-11-29 | 1992-08-25 | Solbourne Computer, Inc. | Dynamic video RAM incorporating single clock random port control |
| US5148523A (en) * | 1988-11-29 | 1992-09-15 | Solbourne Computer, Inc. | Dynamic video RAM incorporationg on chip line modification |
| USRE35680E (en) * | 1988-11-29 | 1997-12-02 | Matsushita Electric Industrial Co., Ltd. | Dynamic video RAM incorporating on chip vector/image mode line modification |
| GB9027678D0 (en) * | 1990-12-20 | 1991-02-13 | Ncr Co | Videographics display system |
| US5254984A (en) * | 1992-01-03 | 1993-10-19 | Tandy Corporation | VGA controller for displaying images having selective components from multiple image planes |
| US5371841A (en) * | 1992-07-31 | 1994-12-06 | Eastman Kodak Company | Progressive bit plane reconstruction method |
| US5694143A (en) | 1994-06-02 | 1997-12-02 | Accelerix Limited | Single chip frame buffer and graphics accelerator |
| DE69535693T2 (de) * | 1994-12-23 | 2009-01-22 | Nxp B.V. | Einzelrasterpufferbildverarbeitungssystem |
| US6140994A (en) * | 1997-11-12 | 2000-10-31 | Philips Electronics N.A. Corp. | Graphics controller for forming a composite image |
| US20040075699A1 (en) * | 2002-10-04 | 2004-04-22 | Creo Inc. | Method and apparatus for highlighting graphical objects |
| US7768538B2 (en) * | 2005-05-09 | 2010-08-03 | Hewlett-Packard Development Company, L.P. | Hybrid data planes |
| US20080192066A1 (en) * | 2007-02-13 | 2008-08-14 | Sharp Laboratories Of America, Inc. | Raster operation table conversion for color spaces |
| EP2204773B1 (en) * | 2008-12-31 | 2012-03-21 | ST-Ericsson SA | Process and apparatus for blending images |
| US20130027416A1 (en) * | 2011-07-25 | 2013-01-31 | Karthikeyan Vaithianathan | Gather method and apparatus for media processing accelerators |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4509043A (en) * | 1982-04-12 | 1985-04-02 | Tektronix, Inc. | Method and apparatus for displaying images |
| JPS58209784A (ja) * | 1982-05-31 | 1983-12-06 | 株式会社東芝 | メモリシステム |
| JPS60258589A (ja) * | 1984-06-06 | 1985-12-20 | 株式会社日立製作所 | 文字図形表示回路 |
| JPS6162980A (ja) * | 1984-09-05 | 1986-03-31 | Hitachi Ltd | 画像メモリ周辺ｌｓｉ |
| US4742474A (en) * | 1985-04-05 | 1988-05-03 | Tektronix, Inc. | Variable access frame buffer memory |
-
1988
- 1988-10-14 US US07/257,853 patent/US4958146A/en not_active Expired - Lifetime
-
1989
- 1989-05-19 CA CA000600289A patent/CA1309184C/en not_active Expired - Fee Related
- 1989-05-22 GB GB8911699A patent/GB2223917B/en not_active Expired - Fee Related
- 1989-10-05 DE DE3933253A patent/DE3933253A1/de not_active Withdrawn
- 1989-10-06 JP JP1260351A patent/JP2863933B2/ja not_active Expired - Fee Related
-
1993
- 1993-09-30 HK HK1012/93A patent/HK101293A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| GB2223917B (en) | 1993-04-21 |
| CA1309184C (en) | 1992-10-20 |
| GB8911699D0 (en) | 1989-07-05 |
| US4958146A (en) | 1990-09-18 |
| GB2223917A (en) | 1990-04-18 |
| HK101293A (en) | 1993-10-08 |
| JPH02157975A (ja) | 1990-06-18 |
| DE3933253A1 (de) | 1990-04-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |